CN107547149A

CN107547149A - 射频测试芯片

Info

Publication number: CN107547149A
Application number: CN201610481751.9A
Authority: CN
Inventors: 王远; 乔朋; 吴昊; 曹进; 陈国华; 谭宗英
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2016-06-27
Filing date: 2016-06-27
Publication date: 2018-01-05
Anticipated expiration: 2036-06-27
Also published as: CN107547149B

Abstract

本发明实施例提供一种射频测试芯片，包括：测试逻辑模块、通道选择模块、时钟合成模块和逻辑控制模块；其中，所述测试逻辑模块，用于根据所述逻辑控制模块的4路输入信号，选择信号测试通路；所述通道选择模块，用于根据所述逻辑控制模块的64路输入信号，选择待测设备端口与所述测试逻辑模块上的内部待测输入输出端口的导通，以及所述待测设备端口与所述时钟合成模块上的时钟提取端口的导通；所述时钟合成模块，用于根据外部输入端口的电平，选择恢复测量时钟的端口；所述逻辑控制模块，用于对逻辑控制外部端口的输入信号进行译码，并根据译码结果控制内部逻辑控制端口的输出电平。

Description

射频测试芯片

技术领域

本发明实施例涉及射频拉远单元(Remote Radio Unit，RRU)的射频指标测试技术，尤其涉及一种射频测试芯片。

背景技术

随着通讯技术的发展，在无线通讯中，各种制式的通讯网络不断更新，为了满足人们对网络日益俱增的需求，第四代移动通讯系统(Fourth Generation，4G)的长期演进移动通讯系统(Long Term Evolution，LTE)网络已在全球商用，第五代移动通讯系统(FifthGeneration，5G)网络的技术也在不断更新迭进。网络通讯质量和网络覆盖率已成为各大运营商运营竞争的主要指标。同时，多通道基站设备的性能测试关系到布网基站的可靠性，也成为各大设备商和运营商之间成本、时间竞争的关键因素。

通讯设备测试技术日趋成熟，发展方向也向着自动化、小型化、更高精度发展。之前的测试方案由于基站设备通道数量有限(1-8个通道)，射频测试通常采用衰减器、环行器、合路器、放大器、隔离器、陷波器等分离器件搭建测试环境。随着5G大规模多输入多输出系统(massive Multiple-Input Multiple-Output，massive MIMO)的出现，64、128甚至更多通道的基站设备相继出现，传统测试手段已无法满足测试的需要。

发明内容

为解决现有存在的技术问题，本发明实施例提供一种射频测试芯片，以通过单片实现射频测试的外围电路功能，即信号的测试逻辑、通道选择、时钟合成和逻辑控制功能。

为达到上述目的，本发明实施例的技术方案是这样实现的：

一种射频测试芯片，包括：测试逻辑模块、通道选择模块、时钟合成模块和逻辑控制模块；

其中，所述逻辑控制模块用于接收外部信号，并将所述外部信号分别进行处理后输出给所述测试逻辑模块和所述通道选择模块；

所述测试逻辑模块，用于接收所述逻辑控制模块输出的第一信号，并选择对应的信号测试通路；

所述通道选择模块接收所述逻辑控制模块输出的第二信号，并根据所述第二信号选择待测设备端口与所述测试逻辑模块上的内部待测输入输出端口的导通，以及所述待测设备端口与所述时钟合成模块上的时钟提取端口的导通；

所述时钟合成模块，用于根据外部输入端口的电平，选择恢复测量时钟的端口。

如上所述的射频测试芯片，其中，所述测试逻辑模块上包括测量输出端口、输入有用信号端口和输入干扰信号端口；

所述测量输出端口用于与测试仪表的射频输出口连接；

所述输入有用信号端口用于与所述测试仪表的射频输入口连接；

所述输入干扰信号端口用于与所述测试仪表的射频输入口连接。

如上所述的射频测试芯片，其中，所述测试逻辑模块上还包括所述内部逻辑控制端口E0～E3和内部待测输入输出端口；

当所述内部逻辑控制端口E0为高电平时，所述输入有用信号端口和所述内部待测输入输出端口导通；

当所述内部逻辑控制端口E1为高电平时，所述输入有用信号端口和所述输入干扰信号端口导通；

当所述内部逻辑控制端口E2为高电平时，所述测量输出端口和所述内部待测输入输出端口导通；

当所述内部逻辑控制端口E3为高电平时，所述输入干扰信号端口和所述内部待测输入输出端口合路后，与所述测量输出端口导通。

如上所述的射频测试芯片，其中，所述测量输出端口的输出电平范围为-90dBm～10dBm，输出射频的频率范围为10MHz～6GHz；

所述输入有用信号端口的输入电平范围为-110dBm～0dBm，输入射频的频率范围为10MHz～6GHz；

所述输入干扰信号端口的输入电平范围为-80dBm～0dBm，输入射频的频率范围为10MHz～6GHz。

如上所述的射频测试芯片，其中，所述通道选择模块上包括所述内部逻辑控制端口D0～D63、时钟提取输出端口、待测设备端口C0～C63；

所述内部逻辑控制端口D0～D63与所述待测设备端口C0～C63一一对应，用于根据所述逻辑控制模块的译码结果输出高低电平，控制相应的所述待测设备端口C0～C63的导通；

所述时钟提取输出端口用于向所述时钟合成模块输出测量时钟信号。

如上所述的射频测试芯片，其中，所述时钟合成模块上包括测量时钟端口、外部时钟端口、时钟恢复选择端口F0和时钟提取输入端口；

所述测量时钟端口用于与测试仪表的时钟输出口连接；

所述外部时钟端口用于与外部时钟源的时钟输入口连接；

所述时钟恢复选择端口F0用于与外部控制信号的输入/输出I/O口连接；

所述时钟提取输入端口用于接收测量时钟信号，并根据所述测量时钟信号恢复出测量时钟。

如上所述的射频测试芯片，其中，所述时钟恢复选择端口F0的高电平范围为2V～5V，低电平范围为0～0.8V。

如上所述的射频测试芯片，其中，所述时钟恢复选择端口F0为高电平时，所述外部时钟端口从所述外部时钟源获取的测量时钟信号中恢复出测量时钟；

当所述时钟恢复选择端口F0为低电平时，所述时钟提取输入端口从获取的所述测量时钟信号中恢复出测量时钟。

如上所述的射频测试芯片，其中，所述逻辑控制模块上包括内部逻辑控制端口E0～E4，逻辑控制外部端口A0～A1和逻辑控制外部端口B0～B5；

所述内部逻辑控制端口E0～E4用于根据所述逻辑控制外部端口A0～A1和所述逻辑控制外部端口B0～B5的输入电平，相应的输出高电平或低电平，所述逻辑控制外部端口A0～A1和所述逻辑控制外部端口B0～B5均与外部控制信号的数字I/O口连接。

如上所述的射频测试芯片，其中，所述逻辑控制外部端口A0～A1和所述逻辑控制外部端口B0～B5高电平范围均为2V～5V，低电平范围均为0～0.8V。

本发明实施例提供的射频测试芯片，包括：测试逻辑模块、通道选择模块、时钟合成模块和逻辑控制模块；其中，所述逻辑控制模块用于接收外部信号，并将所述外部信号分别进行处理后输出给所述测试逻辑模块和所述通道选择模块；所述测试逻辑模块，用于接收所述逻辑控制模块输出的第一信号，并选择对应的信号测试通路；所述通道选择模块接收所述逻辑控制模块输出的第二信号，并根据所述第二信号选择待测设备端口与所述测试逻辑模块上的内部待测输入输出端口的导通，以及所述待测设备端口与所述时钟合成模块上的时钟提取端口的导通；所述时钟合成模块，用于根据外部输入端口的电平，选择恢复测量时钟的端口。如此，能够通过单芯片实现多端口小信号射频测试，并提供测量时钟，降低了射频测试环境的设计难度，增加了测试环境的可靠性和稳定性，提高了测试效率。

附图说明

在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1为本发明实施例提供的射频测试芯片的结构示意图；

图2a和图2b为本发明实施例提供的射频测试芯片的时钟合成模块的两种工作模式示意图；

图3为本发明实施例提供的射频测试芯片的应用场景一示意图；

图4为本发明实施例提供的射频测试芯片的应用场景二示意图；

图5为本发明实施例提供的射频测试芯片的应用场景三示意图；

图6为本发明实施例提供的射频测试芯片的应用场景四示意图。

具体实施方式

图1为本发明实施例提供的射频测试芯片的结构示意图。如图1所示，本实施例提供的射频测试芯片可以包括：测试逻辑模块、通道选择模块、时钟合成模块和逻辑控制模块。

具体的，所述测试逻辑模块的主要功能是：根据逻辑控制模块E0-E3的四路输入信号，相应的为不同测试场景选择四种不同的信号测试通路，完成信号到仪表的输入、输出导通或信号的合路导通功能。

本实施例中，所述测试逻辑模块上的外部端口可以包括测量输出端口、输入有用信号端口和输入干扰信号端口；所述测量输出端口用于与测试仪表的射频输出口连接；所述输入有用信号端口用于与所述测试仪表的射频输入口连接；所述输入干扰信号端口用于与所述测试仪表的射频输入口连接。

所述测试逻辑模块上的内部端口可以包括：所述测试逻辑模块与所述逻辑控制模块之间的所述内部逻辑控制端口E0～E3，和所述测试逻辑模块与所述通道选择模块之间的内部待测输入输出端口。

在实际应用中，当所述内部逻辑控制端口E0为高电平时，所述输入有用信号端口和所述内部待测输入输出端口导通；当所述内部逻辑控制端口E1为高电平时，所述输入有用信号端口和所述输入干扰信号端口导通；当所述内部逻辑控制端口E2为高电平时，所述测量输出端口和所述内部待测输入输出端口导通；当所述内部逻辑控制端口E3为高电平时，所述输入干扰信号端口和所述内部待测输入输出端口合路后，与所述测量输出端口导通。

需要说明的是，本实施例中，所述测量输出端口的输出电平范围为-90dBm～10dBm，输出射频的频率范围为10MHz～6GHz；所述输入有用信号端口的输入电平范围为-110dBm～0dBm，输入射频的频率范围为10MHz～6GHz；所述输入干扰信号端口的输入电平范围为-80dBm～0dBm，输入射频的频率范围为10MHz～6GHz。本实施例对此不做具体限定。

具体的，所述通道选择模块的主要功能是：根据逻辑控制模块D0-D63的64路输入信号，相应选择外部接口C0-C63的一路端口与内部待测输入输出端口和时钟提取端口导通。完成待测设备端口的选择，和时钟提取信号的提供。

在本实施例中，所述通道选择模块上的内部端口可以包括所述内部逻辑控制端口D0～D63、时钟提取输出端口和内部待测输入输出端口；所述通道选择模块上的外部端口可以包括待测设备端口C0～C63。

其中，所述内部逻辑控制端口D0～D63与所述待测设备端口C0～C63一一对应，用于根据所述逻辑控制模块的译码结果输出高低电平，控制相应的所述待测设备端口C0～C63的导通；所述时钟提取输出端口用于向所述时钟合成模块输出测量时钟信号。

也就是说，当所述内部逻辑控制端口D0为高电平，所述待测设备端口C0与内部待测输入输出端口导通，所述待测设备端口C0与时钟提取端口导通；当所述内部逻辑控制端口D1为高电平，所述待测设备端口C1与内部待测输入输出端口导通，所述待测设备端口C1与时钟提取端口导通；依次类推，当所述内部逻辑控制端口D63为高电平，所述待测设备端口C63与内部待测输入输出端口导通，所述待测设备端口C63与时钟提取端口导通。

具体的，所述时钟合成模块的主要功能是：根据所述时钟恢复选择端口F0的电平高低，选择从所述时钟提取输入端口中恢复出测量时钟，或者从所述外部时钟端口恢复出测量时钟。

本实施例中，所述时钟合成模块上的外部端口可以包括测量时钟端口、外部时钟端口、时钟恢复选择端口F0，所述时钟合成模块上的内部端口可以包括时钟提取输入端口。

其中，所述测量时钟端口用于与测试仪表的时钟输出口连接；所述外部时钟端口用于与外部时钟源的时钟输入口连接；所述时钟恢复选择端口F0用于与外部控制信号的输入/输出I/O口连接；所述时钟提取输入端口用于接收测量时钟信号，并根据所述测量时钟信号恢复出测量时钟。

在实际应用过程中，所述时钟恢复选择端口F0为高电平时，所述外部时钟端口从所述外部时钟源获取的测量时钟信号中恢复出测量时钟；当所述时钟恢复选择端口F0为低电平时，所述时钟提取输入端口从获取的所述测量时钟信号中恢复出测量时钟；即，当所述时钟恢复选择端口F0电平为高时，时钟合成模块把外部时钟输入端口的信号恢复出测量时钟并输出；当所述时钟恢复选择端口F0为低电平时，时钟合成模块把时钟提取输入端口的信号恢复出测量时钟并输出。

需要说明的是，所述时钟恢复选择端口F0的高电平范围为2V～5V，低电平范围为0～0.8V。本实施例对此不做具体限定。

具体的，所述逻辑控制模块的主要功能是：根据二进制原则，对所述逻辑控制外部端口A0-A1、所述逻辑控制外部端口B0-B5，分别实现二进制译码功能，控制相对应的所述内部逻辑控制端口E0-E4、所述内部逻辑控制端口D0-D63的输出电平。

本实施例中，所述逻辑控制模块上的内部端口可以包括内部逻辑控制端口E0～E4，所述逻辑控制模块上的外部端口可以逻辑控制外部端口A0～A1和逻辑控制外部端口B0～B5。

需要说明的是，所述逻辑控制外部端口A0～A1和所述逻辑控制外部端口B0～B5高电平范围均为2V～5V，低电平范围均为0～0.8V。本实施例对此不做具体限定。

实际应用中，所述逻辑控制外部端口A0～A1和所述内部逻辑控制端口E0～E3之间的对应关系为二进制译码关系，如表一所述，其中，0表示对应端口为低电平，1表示对应端口为高电平。

表一

A0	A1	E0	E1	E2	E3
						0	0	1	0	0	0
1	0	0	1	0	0
						0	1	0	0	1	0
1	1	0	0	0	1

所述逻辑控制外部端口B0～B5和所述内部逻辑控制端口D0～D63的对应关系为二进制译码关系，即，所述逻辑控制外部端口B0-B5全部为低电平时，所述内部逻辑控制端口D0为高电平；所述逻辑控制外部端口B0为高电平、所述逻辑控制外部端口B1-B5为低电平时，所述内部逻辑控制端口D1为高电平；以此类推，所述逻辑控制外部端口B0-B5全部为高电平时，所述内部逻辑控制端口D63为高电平。

如图2a及图2b所示，本实施例提供的时钟合成模块可实现两种工作模块，共不同应用场景使用。

模式一为：当所述时钟恢复选择端口F0为低电平时，时钟合成模块把时钟提取输入端口的信号恢复出测量时钟并输出，供外部测量设备使用；模式二为：当所述时钟恢复选择端口F0电平为高时，时钟合成模块把外部时钟输入端口的信号恢复出测量时钟并输出，供外部测量设备使用。

下面分四个应用场景为例对应用本实施例提供的射频测试芯片的过程进行详细描述。

应用场景一：测试待测设备端口C0的上行无干扰信号指标，用外部时钟输入端口的信号恢复出测量时钟。

如图3所示，逻辑控制外部端口A0-A1为低电平，逻辑控制外部端口B0-B5为低电平，时钟恢复选择外部端口F0为高电平；此时内部逻辑控制端口E0为高电平，输入有用信号端口和内部待测输入输出端口导通；此时内部逻辑控制端口D0为高电平，C0路与内部待测输入输出端口导通，C0路与时钟提取端口导通。

有用信号经测试逻辑模块输出给内部待测输入输出口，再经通道选择模块输入给待测设备端口C0；此时外部时钟输入端口的信号经时钟合成模块恢复出测量时钟并输出，供外部测量设备使用。

应用场景二：测试待测设备端口C0的上行有干扰信号指标，用外部时钟输入端口的信号恢复出测量时钟。

如图4所示，逻辑控制外部端口A0为高电平、逻辑控制外部端口A1为低电平，逻辑控制外部端口B0-B5为低电平，时钟恢复选择外部端口F0为高电平；此时内部逻辑控制端口E1为高电平，输入有用信号端口和输入干扰信号端口合路后与内部待测输入输出端口导通；此时内部逻辑控制端口D0为高电平，C0路与内部待测输入输出端口导通，C0路与时钟提取端口导通。

有用信号经测试逻辑模块输出给内部待测输入输出口，再经通道选择模块输入给待测设备端口C0；干扰信号经测试逻辑模块输出给内部待测输入输出口，再经通道选择模块输入给待测设备端口C0；此时外部时钟输入端口的信号经时钟合成模块恢复出测量时钟并输出，供外部测量设备使用。

应用场景三：测试待测设备端口C0的下行无干扰信号指标，采用时钟提取输入端口的信号恢复出测量时钟。

如图5所示，逻辑控制外部端口A0为低电平、逻辑控制外部端口A1为高电平，逻辑控制外部端口B0-B5为低电平，时钟恢复选择外部端口F0为低电平；此时内部逻辑控制端口E2为高电平，测量输出端口和内部待测输入输出端口导通；此时内部逻辑控制端口D0为高电平，C0路与内部待测输入输出端口导通，C0路与时钟提取端口导通。

待测设备端口C0的输入信号经通道选择模块输出给内部待测输入输出口，再经测试逻辑模块输出给测量输出端口；此时待测设备端口C0的信号经通道选择模块输出给内部时钟提取端口，经时钟合成模块恢复出测量时钟。

应用场景四：测试待测设备端口C0的下行有干扰信号指标，采用时钟提取输入端口的信号恢复出测量时钟。

如图6所示，逻辑控制外部端口A0为高电平、逻辑控制外部端口A1为高电平，逻辑控制外部端口B0-B5为低电平，时钟恢复选择外部端口F0为低电平；此时内部逻辑控制端口E3为高电平，输入干扰信号端口和内部待测输入输出端口合路后与测量输出端口内部导通；此时内部逻辑控制端口D0为高电平，待测设备端口C0与内部待测输入输出端口导通，待测设备端口C0与时钟提取端口导通。

干扰信号经测试逻辑模块输出给内部待测输入输出口，再经通道选择模块输入给待测设备端口C0；待测设备端口C0的输入信号经通道选择模块输出给内部待测输入输出口，再经测试逻辑模块输出给测量输出端口；此时待测设备端口C0的信号经通道选择模块输出给内部时钟提取端口，经时钟合成模块恢复出测量时钟。

本实施例提供的射频测试芯片，能够通过单芯片实现多端口小信号射频测试，并提供测量时钟，降低了射频测试环境的设计难度，增加了测试环境的可靠性和稳定性，提高了测试效率。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims

1.一种射频测试芯片，其特征在于，包括：测试逻辑模块、通道选择模块、时钟合成模块和逻辑控制模块；

2.根据权利要求1所述的射频测试芯片，其特征在于，所述测试逻辑模块上包括测量输出端口、输入有用信号端口和输入干扰信号端口；

所述测量输出端口用于与测试仪表的射频输出口连接；

3.根据权利要求2所述的射频测试芯片，其特征在于，所述测试逻辑模块上还包括所述内部逻辑控制端口E0～E3和内部待测输入输出端口；

4.根据权利要求2或3所述的射频测试芯片，其特征在于，所述测量输出端口的输出电平范围为-90dBm～10dBm，输出射频的频率范围为10MHz～6GHz；

5.根据权利要求1所述的射频测试芯片，其特征在于，所述通道选择模块上包括所述内部逻辑控制端口D0～D63、时钟提取输出端口、待测设备端口C0～C63；

6.根据权利要求1所述的射频测试芯片，其特征在于，所述时钟合成模块上包括测量时钟端口、外部时钟端口、时钟恢复选择端口F0和时钟提取输入端口；

所述测量时钟端口用于与测试仪表的时钟输出口连接；

所述外部时钟端口用于与外部时钟源的时钟输入口连接；

7.根据权利要求6所述的射频测试芯片，其特征在于，所述时钟恢复选择端口F0的高电平范围为2V～5V，低电平范围为0～0.8V。

8.根据权利要求7所述的射频测试芯片，其特征在于，所述时钟恢复选择端口F0为高电平时，所述外部时钟端口从所述外部时钟源获取的测量时钟信号中恢复出测量时钟；

9.根据权利要求1所述的射频测试芯片，其特征在于，所述逻辑控制模块上包括内部逻辑控制端口E0～E4，逻辑控制外部端口A0～A1和逻辑控制外部端口B0～B5；

10.根据权利要求9所述的射频测试芯片，其特征在于，所述逻辑控制外部端口A0～A1和所述逻辑控制外部端口B0～B5高电平范围均为2V～5V，低电平范围均为0～0.8V。