CN107526124A - 一种基于半导体基底的低损耗表面等离激元耦合器及其制备方法 - Google Patents

一种基于半导体基底的低损耗表面等离激元耦合器及其制备方法 Download PDF

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Abstract

本发明公开了一种基于半导体基底的低损耗表面等离激元耦合器及其制备方法，其中，表面等离激元耦合器包括：第一金属层、衬底、半导体外延层、电流扩展层、第一介质层、第二金属层、第二介质层、第三金属层。其中，第二金属层包括激发槽，第三金属层包括散射槽；第二介质层起到波导作用，将传播的SPP限制在波导层中传播，第二介质层两个侧壁的金属具有超平整表面。

Description

一种基于半导体基底的低损耗表面等离激元耦合器及其制备 方法
技术领域
本发明涉及表面等离激元器件及其制作方法，更具体地，涉及一种基于半导体基底的低损耗表面等离激元耦合器及其制作方法。
背景技术
表面等离激元(Surface Plasmon Polariton，SPP)是由外部电磁场诱导金属结构表面自由电子或束缚电子的集体振荡现象。表面等离激元能够利用光子和金属电子在纳米尺度上的相互作用，把入射光局域在金属表面亚波长的区域，实现对光的调制以及增强光与物质的相互作用，对于实现兼具极小特征尺寸和超高传输速度的集成光路具有至关重要的意义。
目前的研究中主要通过外部光源激发产生SPP，因而难以实现微小化的集成器件。近几年，研究者提出利用半导体发光芯片作为SPP的激发光源，利用微纳米加工技术将承载调控SPP的结构制备于有源的半导体表面，从而实现基于具有超小体积的电注入的表面等离激元器件器件。
经过研究者的努力，目前已经有了一些相关的报道，然而电注入表面等离激元器件的研究仍处于起步阶段，其面临的一个重要问题是如何降低器件损耗。
在目前已有的报道中，金属薄膜通常利用蒸发或溅射方法直接地沉积于半导体衬底表面，而金属表面通常比较粗糙，表面粗糙度RMS通常在几纳米，粗糙的表面形成导致电子或光子散射，造成损耗，导致SPP传播效率降低，传播长度减短。
发明内容
本发明的目的是提供一种基于半导体基底的低损耗表面等离激元耦合器，第二介质层两个侧壁的金属具有超平整表面，超平整表面RMS在1nm及以下，与常规结构和制备方法相比损耗大大降低。
本发明的另一个目的是提供基于半导体基底的低损耗表面等离激元耦合器的制作方法，承载表面等离激元特性的金属结构直接制备于半导体表面，形成的器件用具有高效率，小体积，低损耗，低功耗的优点。
本发明提供了一种基于半导体基底的低损耗表面等离激元耦合器，其结构由下到上主要包括：第一金属层、衬底、半导体外延层、电流扩展层、第一介质层、第二金属层、第二介质层、第三金属层。其中，第二金属层包括激发槽；第三金属层包括散射槽；第二介质层起到波导作用，将传播的SPP限制在第二介质层中传播，且形成波导壁的金属面超平整。
另外，本发明还提供了一种基于半导体基底的低损耗表面等离激元耦合器的制作方法，包括以下步骤：
步骤一：在衬底上形成半导体外延层，其中，所述半导体外延层包括有源区。
步骤二：在衬底背面形成第一金属层。可选地，采用退火工艺降低第一金属层与衬底之间的接触电阻。
步骤三：在半导体外延层上表面形成电流扩展层。可选地，采用退火工艺降低电流扩展层与半导体外延层之间的接触电阻。由下至上，形成第一金属层/衬底/半导体外延层/电流扩展层结构。
步骤四：在具有超平整表面的基板上形成第二金属层。其中，所述基板为抛光后的硅片、石英片、云母片等任何具有超平整表面的基板。所述超平整表面指表面粗糙度 RMS通常小于1nm。由于基板表面超平整，因此，该步骤所形成的第二金属层，与基板接触的一面为超平整表面，而裸露在外的面为粗糙面。
步骤五：在步骤四所述的第二金属层表面形成第一介质层，形成基板/第二金属层/ 第一介质层结构。可选地，采用旋涂方式形成第一介质层。
步骤六：将步骤五所述的基板/第二金属层/第一介质层与步骤三所述的第一金属层/ 衬底/半导体外延层/电流扩展层结构面对面贴合，由下至上形成第一金属层/衬底/半导体外延层/电流扩展层/第一介质层/第二金属层/基板结构。
步骤七：对步骤六所述结构进行加压力和加热。其中，加热温度超过步骤六中所述介质层的玻璃态温度。优选地，加热温度不低于150℃，不高于250℃。优选地，加热持续不少于10min，不超过60min。优选地，加热压力不低于8kg/cm2，不高于50kg/cm2。可选地，加压力和加热环境为空气、真空、惰性气体氛围。
步骤八：冷却至室温或接近室温时，用外力去除基板，从而由下至上形成第一金属层/衬底/半导体外延层/电流扩展层/第一介质层/第二金属层结构，其中第二金属层裸露面为超平整表面。
步骤九：在所述的第二金属层的超平整表面形成激发槽。优选地，利用聚焦离子束刻蚀技术形成激发槽。优选地，聚焦离子束刻蚀电压不高于30kV，束流不高于50pA。
步骤十：在具有激发槽的第二金属层表面形成第二介质层。优选地，通过旋涂方式形成第二介质层。优选地，所述第二介质层为氢硅倍半氧烷。
步骤十一：在所述第二介质层表面形成第三金属层。至此，第二介质层两侧的金属表面均具有超平整表面，表面面粗糙度RMS通常小于1nm。而由于超平整的波导壁，可以使传播损耗降低。
步骤十二：在第三金属层表面形成散射槽。优选地，利用聚焦离子束刻蚀技术形成散射槽。优选地，聚焦离子束刻蚀电压不高于30kV，束流不高于50pA。
步骤十三：光刻和刻蚀，露出透明导电层。可选择地，在露出透明导电层区域沉积导电材料，用于后期焊线。
在步骤十中形成第二介质层的方法，在第二金属层表面通过旋涂方法形成介质层。可选地，旋涂采用多次旋涂方法，以获得平整的介质层上表面。优选地，转速为4000-8000 转/分钟，分3-5次旋涂。
在步骤十中形成第二介质层的方法，可选地，在采用旋涂第二介质层后抽真空，使第二介质层完全填充激发槽，然后再进行烘烤等工艺使第二介质层固化。
可选地，步骤二可调至步骤十二之后的最后一步进行。
按照上述步骤制备第二介质层两个侧壁的金属表面具有超平整表面，即，波导侧壁超平整，形成低损耗波导结构。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，优选地，第一金属层材料为金、银、铝、铜、铂、钯、镁之一和/或合金。可选地，在第一金属层与半导体材料之间还包括第四金属层，以提高第一金属层与半导体材料之间的粘附性和/或欧姆接触特性。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，其中半导体外延层包括有源区。优选地，所述有源区可以为量子阱、量子点或PN结，或本领域常用其他可以有源结构。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，优选地，所述电流扩展层厚度小于400nm。优选地，所述电流扩展层厚度在60-200nm之间。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，可选地，所述半导体外延层与电流扩展层之间有一层电流限制层。优选地，所述电流限制层形成图形化，可以使电流在特定区域注入半导体。可选地，所述电流限制层形成为二氧化硅、氮化硅或氮化铝。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，优选地，所述第一介质层为聚甲基丙烯酸甲酯或聚苯乙烯。优选地，所述第一介质层厚度小于500nm。优选地，所述第一介质层厚度在100-400nm之间。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，优选地，第二金属层材料为金、银、铝、铜、铂、钯、镁之一和/或合金。可选地，在第二金属层与第一介质层之间还包括第五金属层，以提高第二金属层与第一介质层之间的粘附性和/或接触特性。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，优选地，所述第二金属层厚度大于50nm。优选地，所述第二金属层厚度在100-200nm之间。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，其中，所述第二金属层包括激发槽，所述激发槽深度不小于第二金属层厚度；所述激发槽宽度小于1000nm。优选地，所述激发槽宽度在50-500nm之间。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，其中，所述第二介质层起到波导作用，将传播的SPP限制在第二介质层中传播。优选地，所述第二介质层厚度小于1000nm。优选地，所述第二介质层厚度在50-500nm之间。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，优选地，所述第三金属层厚度大于80nm。优选地，所述第三金属层厚度在100-200nm之间。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，优选地，第三金属层材料为金、银、铝、铜、铂、钯、镁之一和/或合金。可选地，在第三金属层与第二介质层之间还包括第六金属层，以提高第三金属层与第二介质层之间的粘附性。
本发明基于半导体基底的低损耗表面等离激元耦合器的制备方法，其中，所述第三金属层包括散射槽，所述散射槽深度不小于第三金属层厚度；所述散射槽宽度小于1000nm。优选地，所述散射槽宽度在50-500nm之间。
借由上述技术方案，本发明具有如下优点和有益效果：
1)本发明的低损耗表面等离激元耦合器，第二介质层两个侧壁的金属具有超平整表面，超平整表面RMS在1nm及以下，与常规结构和制备方法相比损耗大大降低。
2)本发明低损耗表面等离激元耦合器的制作方法，承载表面等离激元特性的金属结构直接制备于半导体表面，形成的器件具有高效率，小体积，低损耗，低功耗的优点。
3)本发明利用第一介质层将金属薄膜从超平整衬底转移至半导体表面，与传统键合技术相比具有以下优点：温度低；对环境要求低，例如在空气氛围内可以进行；对半导体衬底表面RMS容忍度高，例如在覆盖有ITO的半导体的表面仍按照此方法制备。
附图说明
图1为本申请实施例1的步骤三截面图；
图2为本申请实施例1的步骤五截面图；
图3为本申请实施例1的步骤六截面图；
图4为本申请实施例1的步骤八截面图；
图5为本申请实施例1的步骤九截面图；
图6为本申请实施例1的步骤十一截面图；
图7为本申请实施例1的步骤十三截面图；
图8为本申请实施例1的步骤八Au层22表面AFM图，RMS为0.58nm。
具体实施方式
以下实施例均为本发明的较佳实施例，以GaAs基半导体材料为例，结合附图来说明本发明所述的基于半导体基底的低损耗表面等离激元耦合器及其制备方法。
本发明公开的基于半导体基底的低损耗表面等离激元耦合器，其结构由下到上主要包括：第一金属层、衬底、半导体外延层、电流扩展层、第一介质层、第二金属层、第二介质层、第三金属层。其中，第二金属层包括激发槽；第三金属层包括散射槽；第二介质层起到波导作用，将传播的SPP限制在第二介质层中传播，且形成波导壁的金属面超平整。
上述基于半导体基底的低损耗表面等离激元耦合器由电流驱动工作。具体为：电流驱动半导体发光，半导体发光传播至第二金属层的激发槽位置，激发产生传播的SPP，SPP进入第二金属层、第二介质层与第三金属层共同组成的波导中进行传播，传播至散射槽时，传播的SPP被散射形成光子出光。
实施例1
一种基于半导体基底的低损耗表面等离激元耦合器的制备方法，包括以下工艺步骤：
步骤一：采用金属有机化学气相沉积或分子束外延方法在N型GaAs衬底11上生长外延材料12。其中，外延材料包含量子阱有源区及P型盖层。
步骤二：在抛光或未抛光的GaAs衬底11背面蒸发Ti/Au金属层13，用于和N型 GaAs衬底形成欧姆接触。
步骤三：P型盖层表面蒸发铟锡氧化物ITO层14，厚度为120nm。形成Ti/Au金属层13/GaAs衬底11/外延材料12/ITO层14，如图1所示。
步骤四：在抛光后的硅衬底21上表蒸发Au层22，厚度为150nm。常规蒸发工艺导致Au层22上表面为粗糙，Au层22与硅基板21接触的面为超平整表面。
步骤五：在步骤四所述的Au层22表面旋涂介质层聚甲基丙烯酸甲酯PMMA 23，形成硅基板21/Au层22/PMMA层23，如图2所示。
步骤六：将步骤五所述的硅基板21/Au层22/PMMA层23层结构与步骤三所述的 Ti/Au金属层13/GaAs衬底11/外延材料12/ITO层14结构面对面贴合，由下至上形成 Ti/Au金属层13/GaAs衬底11/外延材料12/ITO层14/PMMA层23/Au层22/硅基板21 结构，如图3所示。
步骤七：对步骤六所述结构在空气氛围进行加压力和加热。其中，加热温度为150℃。加热持续时间为30分钟，压力为10kg/cm2。
步骤八：冷却至室温后，用外力去除硅基板，从而由下至上形成Ti/Au金属层13/GaAs衬底11/外延材料12/ITO层14/PMMA层23/Au层22结构，其中Au层22裸露面为超平整表面，如图4所示。
步骤九：在步骤八中所述的Au层22的表面利用聚焦离子束刻蚀方法形成激发槽31，如图5所示。其中，聚焦离子束刻蚀电压30kV，束流20pA，激发槽宽度200nm。
步骤十：在具有激发槽31的Au层22表面旋涂氢倍半硅氧烷层32，并在真空氛围内放置30min。
步骤十一：在表面旋涂氢倍半硅氧烷层32蒸发制作Au层33，厚度150nm，如图6 所示。
步骤十二：在Au层33表面利用聚焦离子束刻蚀形成散射槽34。其中，聚焦离子束刻蚀电压30kV，束流20pA，散射槽宽度200nm。
步骤十三：光刻和刻蚀，露出ITO层12，如图7所示。可选择地，在露出的ITO 层上区域沉积导电材料，用于后期焊线。
图8所示为本申请实施例一，实验中制备的步骤八Au层22表面AFM图，RMS 为0.58nm。
实施例2
一种基于半导体基底的低损耗表面等离激元耦合器的制备方法，包括以下工艺步骤：
步骤一：采用金属有机化学气相沉积或分子束外延方法在N型GaAs衬底11上生长外延材料12。其中，外延材料包含量子点有源区及P型盖层。
步骤二：在未抛光的GaAs衬底背面蒸发Ni/Au金属层。
步骤三：P型盖层表面AZO导电层，厚度为80nm。
步骤四：在抛光后的硅基板上表蒸发Ag，厚度为200nm。常规蒸发工艺导致Ag 层上表面为粗糙，Ag与硅接触的面为超平整表面。
步骤五：在步骤四所述的Ag表面旋涂介质层聚苯乙烯PS。
步骤六：将步骤五所述的硅/Ag/PS层结构与步骤三所述的Ni/Au/GaAs衬底/外延材料/AZO构面对面贴合，由下至上形成Ni/Au金属层/GaAs衬底/外延材料/AZO/PS/Ag/ 硅基板结构，如图3所示。
步骤七：对步骤六所述结构在空气氛围进行加压力和加热。其中，加热温度为200℃。加热持续时间为20分钟，压力为20kg/cm2。
步骤八：冷却至室温后，用外力去除硅基板，则Ag层裸露面为超平整表面。
步骤九：在步骤八中所述的Ag的表面利用聚焦离子束刻蚀方法形成激发槽。其中，聚焦离子束刻蚀电压30kV，束流10pA，激发槽宽度300nm。
步骤十：在具有激发槽的Ag表面旋涂氢倍半硅氧烷层并在真空氛围内放置20min。
步骤十一：在表面旋涂氢倍半硅氧烷层蒸发制作Ag，厚度200nm。
步骤十二：在Ag表面利用聚焦离子束刻蚀形成散射槽。其中，聚焦离子束刻蚀电压30kV，束流10pA，散射槽宽度300nm。
步骤十三：光刻和刻蚀，露出AZO层。在露出的AZO层上区域沉积导电材料，用于后期焊线。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，故凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。

Claims (10)

1.一种基于半导体基底的低损耗表面等离激元耦合器，其特征在于：所述表面等离激元耦合器由下至上包括：第一金属层、衬底、半导体外延层、电流扩展层、第一介质层、第二金属层、第二介质层、第三金属层。
2.如权利要求1所述的基于半导体基底的低损耗表面等离激元耦合器，其特征在于：所述半导体外延层包括有源区，所述有源区为量子阱、量子点或PN结，或本领域常用其他有源结构；所述半导体外延层与电流扩展层之间设置有一层电流限制层。
3.如权利要求1所述的基于半导体基底的低损耗表面等离激元耦合器，其特征在于：还包括一第四金属层，设置在所述第一金属层与半导体材料之间。
4.如权利要求1所述的基于半导体基底的低损耗表面等离激元耦合器，其特征在于：所述第二金属层包括激发槽，所述激发槽宽度在50-500nm之间；第三金属层包括散射槽，所述散射槽宽度在50-500nm之间。
5.一种基于半导体基底的低损耗表面等离激元耦合器的制作方法，其特征在于，包括以下步骤：
步骤一：在衬底上形成半导体外延层；
步骤二：在衬底背面形成第一金属层；
步骤三：在半导体外延层上表面形成电流扩展层；
步骤四：在另一个具有超平整表面的基板上形成第二金属层；
步骤五：在步骤四所述的第二金属层表面形成第一介质层，形成基板/第二金属层/第一介质层结构；
步骤六：将步骤五所述的基板/第二金属层/第一介质层结构与步骤三所述的第一金属层/衬底/半导体外延层/电流扩展层结构面对面贴合，由下至上形成第一金属层/衬底/半导体外延层/电流扩展层/第一介质层/第二金属层/基板结构；
步骤七：对步骤六所述结构进行加压力和加热；
步骤八：冷却至室温或接近室温后，用外力去除基板，由下至上形成第一金属层/衬底/半导体外延层/电流扩展层/第一介质层/第二金属层结构；
步骤九：在所述的第二金属层的超平整表面形成激发槽；
步骤十：在具有激发槽的第二金属层表面形成第二介质层；
步骤十一：在所述第二介质层表面形成第三金属层；
步骤十二：在第三金属层表面形成散射槽。
6.如权利要求5所述的基于半导体基底的低损耗表面等离激元耦合器的制作方法，其特征在于：所述半导体外延层包括有源区，所述有源区为量子阱、量子点或PN结。
7.如权利要求5所述的基于半导体基底的低损耗表面等离激元耦合器的制作方法，其特征在于：步骤三中，所述电流扩展层厚度在60-200nm之间；所述半导体外延层与电流扩展层之间有一层电流限制层。
8.如权利要求5所述的基于半导体基底的低损耗表面等离激元耦合器的制作方法，其特征在于：步骤五中，所述第一介质层为聚甲基丙烯酸甲酯或聚苯乙烯；所述第一介质层厚度小于500nm。
9.如权利要求5所述的基于半导体基底的低损耗表面等离激元耦合器的制作方法，其特征在于：步骤七中，加热温度超过步骤六中所述介质层的玻璃态温度；所述加热温度不低于150℃，不高于250℃；加热持续不少于10min，不超过60min；加热压力不低于8kg/cm2，不高于50kg/cm2。
10.如权利要求5所述的基于半导体基底的低损耗表面等离激元耦合器的制作方法，其特征在于：步骤四中，在第二金属层与第一介质层之间还包括第五金属层；所述第二金属层材料选自金、银、铝、铜、铂、钯、镁之一或合金；所述第二金属层厚度在100-200nm之间；
步骤八中，在第三金属层与第二介质层之间还包括第六金属层；所述第三金属层材料为金、银、铝、铜、铂、钯、镁之一和/或合金，所述第三金属层厚度在100-200nm之间。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108828714A (zh) * 2018-05-17 2018-11-16 江苏大学 一种强局域、低损耗的杂化表面等离子体波导
CN110007538A (zh) * 2019-04-24 2019-07-12 西安柯莱特信息科技有限公司 一种过热保护的电致发光表面等离激元光源
CN111952838A (zh) * 2020-08-21 2020-11-17 广东工业大学 一种基于半导体衬底的高效spp耦合器及制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050591A (zh) * 2011-10-14 2013-04-17 中国科学院物理研究所 表面等离激元电致激发源及其制造方法
CN104051587A (zh) * 2014-06-19 2014-09-17 中国科学院半导体研究所 表面等离激元增强GaN基纳米孔LED的制备方法
CN104269472A (zh) * 2014-10-20 2015-01-07 中国科学院理化技术研究所 一种具有介质-金属近场耦合结构的表面等离激元电致激发源及其制作方法
CN106653957A (zh) * 2016-10-27 2017-05-10 中国科学院理化技术研究所 一种表面等离激元电致激发和电学调制集成器件及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050591A (zh) * 2011-10-14 2013-04-17 中国科学院物理研究所 表面等离激元电致激发源及其制造方法
CN104051587A (zh) * 2014-06-19 2014-09-17 中国科学院半导体研究所 表面等离激元增强GaN基纳米孔LED的制备方法
CN104269472A (zh) * 2014-10-20 2015-01-07 中国科学院理化技术研究所 一种具有介质-金属近场耦合结构的表面等离激元电致激发源及其制作方法
CN106653957A (zh) * 2016-10-27 2017-05-10 中国科学院理化技术研究所 一种表面等离激元电致激发和电学调制集成器件及其制作方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108828714A (zh) * 2018-05-17 2018-11-16 江苏大学 一种强局域、低损耗的杂化表面等离子体波导
CN110007538A (zh) * 2019-04-24 2019-07-12 西安柯莱特信息科技有限公司 一种过热保护的电致发光表面等离激元光源
CN110007538B (zh) * 2019-04-24 2022-01-18 中国地质大学（武汉） 一种过热保护的电致发光表面等离激元光源
CN111952838A (zh) * 2020-08-21 2020-11-17 广东工业大学 一种基于半导体衬底的高效spp耦合器及制作方法
CN111952838B (zh) * 2020-08-21 2022-07-12 广东工业大学 一种基于半导体衬底的高效spp耦合器及制作方法

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