CN107426246A - 基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统 - Google Patents

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Abstract

本发明公开了一种基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其中，包括：RapidIO网关拆分以太网包为RapidIO总线邮箱消息；以太网互连子系统的内部的处理模块与处理模块之间通过以太网交换模块互连，然后以太网互连子系统的外部通过RapidlO网关与RapidIO交换模块互连，之后通过RapidIO交换模块与RapidIO互连子系统内的各处理模块进行数据交互；IP网络数据包与RapidIO协议数据包在RapidlO网关内部进行相互转换；RapioIO邮箱消息接收处理模用于接收RapidIO消息，并转换成以太网包，万兆以太网包接收处理模块用于接收以太网包，并转换成RapidIO消息。

Description

基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统
技术领域
本发明属于网络安全技术领域，特别是一种基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统。
背景技术
在电子系统中，各个子系统根据功能需求所使用的通信链路分别采用以太网或RapidIO的通信协议，实现子系统间的万兆以太网和RapidIO协议高速数据交换是大型电子系统正常通信工作的基础。传统方式中，各个子系统中以太网和RapidIO协议间通信是相互独立的，或采用处理器接收这两种协议数据后进行分包解析后的简易交互。
现有的两种通信协议间的数据交换采用的处理器接收解析后的简易交互，两种总线之间的交联存在网关，解决不了两种协议间数据包格式、传输方式、路由协议之间的差别，不仅增加系统的复杂性，还降低了电子系统的可靠性和实时性，已满足不了新形势下大型电子系统中各个子系统间通信链路的统一和实时传输交换的要求。
发明内容
本发明公开了一种基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统用于解决上述现有技术的问题。
本发明一种基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其中，包括：以太网互连子系统、RapidIO网关、以及Rapidio互连子系统；Rapidio互连子系统包括：RapidIO交换模块以及至少一第二处理模块；以太网互连子系统包括：至少一第一处理模块以及以太网交换模块；RapidIO网关包括：万兆以太网包的接收处理模块和RapidIO邮箱消息处理模块，RapidIO网关拆分以太网包为RapidIO总线邮箱消息；以太网互连子系统的内部的处理模块与处理模块之间通过以太网交换模块互连，然后以太网互连子系统的外部通过RapidlO网关与RapidIO交换模块互连，之后通过RapidIO交换模块与RapidIO互连子系统内的各处理模块进行数据交互；IP网络数据包与RapidIO协议数据包在RapidlO网关内部进行相互转换；RapioIO邮箱消息接收处理模用于接收RapidIO消息，并转换成以太网包，万兆以太网包接收处理模块用于接收以太网包，并转换成RapidIO消息。
根据本发明的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的一实施例，其中，RapioIO邮箱消息接收处理模与万兆以太网包接收处理模块之间通过RapidIO邮箱消息来进行以太网包和RapidIO包之间的互相转换
根据本发明的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的一实施例，其中，RapidIO网关还包括：流量控制器、用户接口、以太网收发控制模块以及Rapidio收发控制模块。
根据本发明的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的一实施例，其中，该第一处理模块以及该第二处理模块为主板处理器、存储控制器和/或通信控制器。
根据本发明的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的一实施例，其中，RapidIO接收接口控制器接收到4×SRIO数据包后需要将RapidIO的邮箱消息存储在传输FIFO中，待到收齐消息后再重组成万兆以太网包的格式发送。
根据本发明的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的一实施例，其中，万兆以太网包接收处理模块接收到数据包后需要将以太网包进行拆包重组，按照RapidIO的消息邮箱的机制组包。
根据本发明的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的一实施例，其中，RapidIO网关还包括：流量控制器，用于进行协议的传输带宽协调。
根据本发明的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的一实施例，其中，数据流控制器包括：不同位宽的流量控制器、地址寄存器接口以及FIFO；F1FO在进行数据缓存的同时也实现了不同接口之间的位宽匹配；流量控制器的发送方在得知接收方有可用数据包且FIFO有可用的缓冲空间时才发送报文；当接收方没有可用数据包或FIFO的可用长度小于预设值时立即产生一个脉冲信号并输出。
根据本发明的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的一实施例，其中，对于零碎的数据，流量控制器在规定的时间内如果FIFO里缓存的数据长度未达到规定的帧长度，则将现有数据直接进行帧封装，同时将帧长度封装在数据帧里带给接收端口。
根据本发明的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的一实施例，其中，RapidIO网关为10GE-RapidIO网关。
综上，本发明一种基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，实现大型电子系统内RapidIO协议交换通信链路与万兆以太网通信链路的数据交换，系统内部各个子系统间通信链路的统一高速网络。
附图说明
图1所示为基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的组成示意图；
图2所示为RapidlO网关的协议间数据分包重组处理过程图；
图3所示为流量控制器的原理图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1所示为基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的组成示意图，如图1所示，基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统包括：以太网互连子系统1、RapidIO网关2、以及Rapidio互连子系统3。
以太网互连子系统1包括：多个处理模块11以及以太网交换模块12。RapidIO网关2包括：流量控制器27、用户接口21、用户接口26、以太网收发控制模块22、Rapidio收发控制模块25、万兆以太网包接收处理莫模块23以及Rapidio邮箱消息接收处理莫模块24。Rapidio互连子系统3包括：Rapidio交换模块34以及多个处理模块31。
如图1所示，RapidIO交换模块34用于实现各个处理模块31之间的RapidIO数据交换并通过RapidIO网关2之间实现互连；多个处理模块31为互连子系统内的各个插板的处理器，如主板处理器、存储控制器、通信控制器等；RapidIO网关2具体可以为10GE-RapidIO网关2。10GE-RapidIO网关2是通过FPGA处理器2实现。
如图1所示，基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的工作过程包括：
a、系统互连关系：以太网互连子系统1的内部处理模块11与处理模块11之间通过以太网交换模块12互连，然后以太网互连子系统1的外部通过10GE-RapidlO网关2与RapidIO交换模块34互连，之后通过RapidIO交换模块34与RapidIO互连子系统3内的各处理模块31进行数据交互。IP网络数据包与RapidIO协议数据包在10GE-RapidlO网关2内部进行相互转换。
b、10GE-RapidIO网关2的工作：包含万兆以太网包的接收处理模块23和RapidIO邮箱消息处理模块24的接收处理。RapioIO邮箱消息接收处理模块24的主要功能是接收RapidIO消息和将其转换成以太网包，万兆以太网包接收处理模块23的主要功能是接收以太网包和将其转换成RapidIO消息，采用RapidIO邮箱消息来实现实现万兆以太网包和RapidIO包之间的互相转换。
如图1所示，利用本发明基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统的协议间数据流转换的方法包括：
RapidIO总线上传输的数据包类型与万兆以太网上传输的不一样，无法进行直接转换。其中RapidIO每包数据长度最多不会超过256字节，而以太网每包数据最大可达到1518个字节。在实际两种高速接口的转换时，还得考虑到RapidIO协议支持的诸多传输方式并非都适合万兆以太网的包的传输。这里使用RapidIO的一种基于处理器共享存储的消息传递(Message Passing)机制，RapidIO邮箱事物机制，拆分以太网包为RapidIO总线邮箱消息，使得网络包可以在两种高速接口间转换。
图2所示为RapidlO网关的协议间数据分包重组处理过程图，如图2所示，
a)RapidIO接收接口控制器25接收到4×SRIO数据包后需要将RapidIO的邮箱消息存储在传输FIFO中，待到收齐消息后再重组成万兆以太网包的格式发送；
b)万兆以太网包接收处理模块23接收到数据包后需要将以太网包进行拆包重组，按照RapidIO的消息邮箱的机制组包。RapidIO消息需要对齐，需要预先知道分成几个消息段，同时发送一个消息后通过doorbell消息通知接收方发送完成和发送的总长度，作为发送完成中断。
图3所示为流量控制器的原理图，如图3所示，由于万兆以太网带宽10Gbps，如果RapidIO网关2工作在2×6.25Gbps或者4×3.125Gbps上，并且包协议格式不一致，SRIO的实际有效带宽接近理论传输速率的80％，而万兆以太网效率没那么高。这导致两种协议的传输带宽不一致。为了实现预期的服务性能如数据包丢失率或数据包传输时延等，建立一套有效的流控机制是非常必要的，该工作主要由数据流控制器26完成，基本工作原理是通过接收方的反馈信息来调节发送方的发送能力。
如图3所示，数据流控制器26由不同位宽的流量控制器272、地址寄存器接口271以及FIFO 274等组成。F1FO 274在进行数据缓存的同时也实现了不同接口之间的位宽匹配；万兆以太网、RapidIO接收时均按照各自规范的标准帧长度进行数据帧封装。流量控制器26采用基于数据包的带有缓冲池的流控机制，发送方只有在得知接收方有可用数据包且FIFO274有可用的缓冲空间时才发送报文。当接收方没有可用数据包或FIFO 274的可用长度小于预设值时立即产生一个脉冲信号并输出，发送方据此可以知道下游的阻塞情况，从而可以做出更好的报文输出选择。对于零碎的数据，流量控制器26采用延迟等待的方法，即在规定的时间内如果FIFO 274里缓存的数据长度未达到规定的帧长度，则将现有数据直接进行帧封装，同时将帧长度封装在数据帧里带给接收端口。延迟等待时间可根据应用需求自由设置。
如图1所示，本发明基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，为实现RapidIO和万兆以太网的网络融合，主要需解决两个问题：(1)如何保证系统的异构性，在不破坏各子网协议的同时，有效地跨网络路由寻址；(2)如何实现TCP/IP、RapidIO协议之间的互相承载与高效传输。
如图1所示，在遵循和保留RapidIO、以太网的子网协议的前提下，通过全局的统一命名、统一地址映射和地址解析服务可实现跨网络互联。系统中的所有端口均在主干网络里获得唯一的名称，并同时注册到RapidIO和以太网两个网络中。所有的地址映射信息组成一个地址映射表，具体形式如表1所示。将实时性要求较高的端口进行归类，将其存储在指定的空间，方便处理器逻辑以最快的速度查询。
表1
本发明基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统已应用于雷达计算机中，实现了雷达计算机内万兆以太网通信子系统和RapidIO协议通信子系统间高速数据交换。FPGA处理器内部通过IP核的方式实现万兆以太网和RapidIO网关功能，实现这两种协议间的高速交换；10GE-RapidIO网关即实现万兆以太网和RapidIO网关功能，通过对两种协议的解析实现对协议间数据流转换和协议间路由地址控制；以太网交换模块实现各个处理模块之间的网络数据交换并通过网关与RapidIO之间实现互连。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (10)

1.一种基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，包括：以太网互连子系统、RapidIO网关、以及Rapidio互连子系统；
Rapidio互连子系统包括：RapidIO交换模块以及至少一第二处理模块；
以太网互连子系统包括：至少一第一处理模块以及以太网交换模块；
RapidIO网关包括：万兆以太网包的接收处理模块和RapidIO邮箱消息处理模块，RapidIO网关拆分以太网包为RapidIO总线邮箱消息；
以太网互连子系统的内部的处理模块与处理模块之间通过以太网交换模块互连，然后以太网互连子系统的外部通过RapidlO网关与RapidIO交换模块互连，之后通过RapidIO交换模块与RapidIO互连子系统内的各处理模块进行数据交互；IP网络数据包与RapidIO协议数据包在RapidlO网关内部进行相互转换；
RapioIO邮箱消息接收处理模用于接收RapidIO消息，并转换成以太网包，万兆以太网包接收处理模块用于接收以太网包，并转换成RapidIO消息。
2.如权利要求1所述的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，RapioIO邮箱消息接收处理模与万兆以太网包接收处理模块之间通过RapidIO邮箱消息来进行以太网包和RapidIO包之间的互相转换。
3.如权利要求1所述的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，RapidIO网关还包括：流量控制器、用户接口、以太网收发控制模块以及Rapidio收发控制模块。
4.如权利要求1所述的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，该第一处理模块以及该第二处理模块为主板处理器、存储控制器和/或通信控制器。
5.如权利要求1所述的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，RapidIO接收接口控制器接收到4×SRIO数据包后需要将RapidIO的邮箱消息存储在传输FIFO中，待到收齐消息后再重组成万兆以太网包的格式发送。
6.如权利要求1所述的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，万兆以太网包接收处理模块接收到数据包后需要将以太网包进行拆包重组，按照RapidIO的消息邮箱的机制组包。
7.如权利要求1所述的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，RapidIO网关还包括：流量控制器，用于进行协议的传输带宽协调。
8.如权利要求7所述的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，数据流控制器包括：不同位宽的流量控制器、地址寄存器接口以及FIFO；F1FO在进行数据缓存的同时也实现了不同接口之间的位宽匹配；
流量控制器的发送方在得知接收方有可用数据包且FIFO有可用的缓冲空间时才发送报文；当接收方没有可用数据包或FIFO的可用长度小于预设值时立即产生一个脉冲信号并输出。
9.如权利要求8所述的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，对于零碎的数据，流量控制器在规定的时间内如果FIFO里缓存的数据长度未达到规定的帧长度，则将现有数据直接进行帧封装，同时将帧长度封装在数据帧里带给接收端口。
10.如权利要求1所述的基于FPGA的万兆以太网和RapidIO协议间高速数据交换系统，其特征在于，RapidIO网关为10GE-RapidIO网关。
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