CN107403052B - 一种适用于近阈值和亚阈值的低漏电标准单元的设计方法 - Google Patents

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Abstract

适用于近阈值和亚阈值的低漏电标准单元的设计方法，属于数字集成电路技术领域。选取预定尺寸的标准器件搭建反相器并计算标准器件的N/P漏电比；搭建标准单元电路并将标准单元电路的漏电流和延时从其来源进行划分，计算得到标准单元电路的N/P漏电系数比和N/P延时系数比，从而得出标准单元电路漏电能耗最小的最优N/P漏电比；再根据标准器件的N/P漏电比和标准单元电路的最优N/P漏电比计算调节系数，根据调节系数进行尺寸设计，得到漏电能耗最小时构成标准单元电路的NMOS管和PMOS管的最优尺寸。根据本发明提出的方法所设计的标准单元具有低漏电的特点，基于此可以实现低功耗数字电路的设计。

Description

一种适用于近阈值和亚阈值的低漏电标准单元的设计方法
技术领域
本发明涉及数字集成电路技术领域，特别涉及一种适用于近阈值和亚阈值的低漏电标准单元的设计方法。
背景技术
数字集成电路半定制设计分为基于标准单元库和基于门阵列两种，以标准单元为基础进行数字集成电路设计，是指通过重复利用数字标准单元库中的标准单元来实现所需要的电路设计，标准单元库包含电路设计中所需的基本逻辑单元及一些功能单元，如基本门电路、多路开关、触发器、全加器、编码器等。标准单元库是通过全定制设计方法按照最佳设计的原则设计实现，在具体电路设计之前就已经设计完备，大大降低了电路设计的成本与周期。但其缺点就是会受到单元库本身的约束，在进行具体电路设计时，减少了仔细调整设计的可能性，一个好的单元库则可以将这一劣势降低到最小，因此数字标准单元库的设计至关重要。
传统标准单元库的建立原则是，希望选择尽可能丰富的单元类型，使得电路综合工具在综合过程中有更多的选择，实现以最小的代价满足速度、功耗和面积等各种约束条件，而且是在特定电压下完成的库单元的设计。在具体应用的电路设计中，我们需要通过降低电压实现降低功耗的目的，直接利用标准电压下的单元库进行特征化生成的低压库，可以实现功能，但是其并不符合该电压下的最优设计准则。
随着电压的下降，漏电能耗在数字电路总能耗的比重逐渐增大，尤其是在亚阈值电压下，漏电能耗甚至占据主导。忽略漏源电压VDS和衬底偏置电压VBS对电流的影响，MOS器件的亚阈值电流及门延时的经典模型如下式所示：
上式中的n代表MOS器件的亚阈斜率因子，热电压νt＝kT/q是与温度T相关的变量，其中k为玻尔兹曼常数，q为电子电荷。K为拟合参数，Cg为门输出电容，μ表示载流子迁移率，Cox表示单位面积的栅氧化层电容，W、L分别表示MOS器件栅极宽度和长度，VGS、VDS分别表示MOS器件栅源电压、漏源电压，VDD表示电源电压，Isub表示亚阈值电流，IL表示漏电流，可以看出延时与漏电流成反比。
可见，延时与漏电流成反比，与电压成负指数关系，所以随着电源电压的下降，延时迅速增大，漏电能耗的反而会增大甚至导致总能耗增大。为满足低压低能耗的工程需要，有必要根据具体工艺、具体目标电压，建立一套该工艺、该目标电压下的低漏电数字标准单元库。
发明内容
本发明的目的，就是针对上述所提到的低压下的标准单元库设计问题，提出一种适用于近阈值和亚阈值的低漏电标准单元的设计方法，包括设计标准单元并在所述标准单元可工作电源电压下，完成库单元电路尺寸的低漏电设计，本发明用于低功耗数字电路的设计。
本发明的技术方案为：
一种适用于近阈值和亚阈值的低漏电标准单元的设计方法，包括如下步骤：
1.1：选取预定尺寸的标准器件构建反相器，所述标准器件包括NMOS管和PMOS管；
1.2：检测所述反相器在输入为低电平和输入为高电平时的漏电流，得到初始状态的所述标准器件的N/P漏电比其中IL，nomn为所述反相器在输入为高电平时的漏电流，IL，nomp为所述反相器在输入为低电平时的漏电流；
2.1：用NMOS管和PMOS管搭建标准单元电路；
2.2：计算2.1搭建的标准单元电路的所有输入状态下的漏电流，并按其对应状态出现的概率加权平均得到漏电流加权平均值IL，再根据IL＝λn*IL,n+λp*IL,p得到N/P漏电系数比λn/λp，其中IL,n、IL,p分别是所述标准单元电路中单个NMOS管和单个PMOS管的漏电流；
2.3：分析2.1搭建的标准单元电路在所有输入状态下的延时大小，得到最大上升延时和最大下降延时二者的中间值TD，再根据TD＝τn*tn+τp*tp得到N/P延时系数比τn/τp，其中tn、tp分别是信号通过所述标准单元电路中单个NMOS管和单个PMOS管的延时大小；
2.4：测量2.1中用来搭建标准单元电路的NMOS管的亚阈斜率因子nn和PMOS管的亚阈斜率因子np；
2.5：根据2.2得到的N/P漏电系数比λn/λp、2.3得到的N/P延时系数比τn/τp以及2.4得到的所述标准单元电路中NMOS管的亚阈斜率因子nn和PMOS管的亚阈斜率因子np，得到所述标准单元电路漏电能耗最小时的最优N/P漏电比其中VDD为所述标准单元电路中的电源电压，vt为热电压；
3.1：根据1.2得到的初始状态的N/P漏电比和2.5得到的最优N/P漏电比计算调节系数并根据所述调节系数C的大小确定所述标准单元电路中单个NMOS管和单个PMOS管的尺寸变量的范围；
3.2：利用电路仿真工具，并根据3.1确定的所述标准单元电路中单个NMOS管和单个PMOS管的尺寸变量的范围，找到漏电能耗的最小点，此时的所述标准单元电路中单个NMOS管和单个PMOS管的尺寸，即为所述标准单元电路的最优尺寸。
具体的，步骤1.1中选取最小尺寸的标准器件构建反相器。
具体的，所述标准单元电路中单个NMOS管和单个PMOS管的尺寸变量包括NMOS管的栅极长度Ln和PMOS管的栅极宽度Wp，当所述调节系数C小于1.5时调节所述NMOS管的栅极长度Ln；当所述调节系数C大于1.5时调节所述PMOS管的栅极宽度Wp和所述NMOS管的栅极长度Ln。
本发明的有益效果为：提出了一种适用于近阈值和亚阈值的低漏电标准单元的设计方法，实现了标准单元内部N/P漏电的最优匹配，所设计的标准单元具有低漏电的特点，基于此可以实现低功耗数字电路的设计。
附图说明
图1为本发明提出的一种适用于近阈值和亚阈值的低漏电标准单元的设计方法的流程图；
图2为依据本发明实施例的两输入与非门NAND2的单元漏电流和延时分析图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细的描述。
随着电源电压的不断下降，动态能耗会不断减小，同时路径延时也会迅速增大，这样使得漏电能耗在总能耗中的比重逐渐增大，逐渐占据主导地位，随着电压进一步降低，漏电能耗反而会增大，导致总能耗上升。因此，漏电能耗成为通过降低电压来降低系统能耗最大的制约。
标准单元电路的漏电能耗用函数EL来表征，表示如下：
EL＝VDD*IL*TD
式中，VDD是标准单元电路的电源电压，IL是单元的所有不同状态下漏电流的加权平均，按照来源将其分为NMOS漏电流和PMOS漏电流两部分，表示如下：
IL＝λn*IL,n+λp*IL,p
式中IL,n、IL,p分别是所设计的标准单元电路中的单个NMOS管、PMOS管的漏电流大小，λn、λp分别是漏电流中NMOS漏电和PMOS漏电的系数。
TD定义为最大上升延时和最大下降延时的平均值，并且按照其来源分为NMOS引起的延时和PMOS引起的延时两部分，具体表示如下：
TD＝τn*tn+τp*tp
式中tn、tp分别是信号通过所设计的标准单元电路中的单个NMOS管、PMOS管的延时大小，τn、τp分别是延时中NMOS延时和PMOS延时的系数。
从而可以得到
令得到使得漏电能耗EL最小的最优NMOS和PMOS漏电流比：
因此，对于每一种标准单元，都可以通过对单元结构进行分析，得到该单元电路中NMOS管和PMOS管的最优N/P漏电流比的理论值。
而尺寸调整前，利用特征尺寸的NMOS管和PMOS搭建反相器，测其输入分别是低电平和高电平时的漏电流IL,normn和IL,normp，得到初始N/P漏电比：
根据初始N/P漏电比和最优N/P漏电比，确定尺寸调节系数C＝(IL,n/IL,p)init/(IL,n/IL,p)opt。即需要通过调节标准单元电路中器件尺寸使得N/P漏电流比减小到调节之前的1/C。
设计单元的具体尺寸时，可以对器件栅极宽度进行设计，也可以对器件栅极长度进行设计，但是由于器件栅极宽度的增大会大大增加门的输出电容从而对速度影响较大，所以优先对器件的栅极长度进行设计，但是NMOS管的栅极长度Ln对电流的调节能力有限，不能实现大幅度的调节。调节系数C可以指导确定尺寸设计的变量及扫描仿真的大致范围。一般情况下，C＞1，当C较小时，可以只通过增大NMOS管栅极长度Ln达到最优匹配，当C较大时，调节NMOS管栅极长度Ln不足以达到最优匹配，此时，我们通过同时设计PMOS管栅极宽度Wp和NMOS管栅极长度Ln来实现匹配。本实施例中当所述调节系数C小于1.5时调节所述NMOS管的栅极长度Ln；当所述调节系数C大于1.5时调节所述PMOS管的栅极宽度Wp和所述NMOS管的栅极长度Ln。
实施例：
下面以标准CMOS 0.18微米工艺，电源电压VDD＝0.4V，两输入与非门NAND2单元为例，详细描述单元尺寸设计的步骤：
1.选定最小尺寸管W/L＝220n/180n作为标准尺寸管，并基于标准尺寸管搭建反相器，得到其输入为低电平和高电平时的漏电流分别是IL,normn＝9.519p和IL,normp＝0.7511p，则(IL,n/IL,p)init＝12.67。
2.用该标准尺寸的NMOS和PMOS搭建NAND2结构，如图2所示。令“0”表示低电平，“1”表示高电平，则两输入与非门NAND2单元在输入AB＝00、01、10、11四个状态下的漏电流分别是0.5IL,n、IL,n、IL,n和2IL,p，则IL＝0.25(0.5IL,n+IL,n+IL,n+2IL,p)＝0.625IL,n+0.5IL,p，得到λn＝0.625，λp＝0.5，所以λn/λp＝1.25；两输入与非门NAND2单元输入AB＝01和10时，上升延时最大，等于tp，输入AB＝11时，下降延时最大，此时两个NMOS管串联，延时为2tn，TD＝(2tn+tp)/2，得到τn＝1,τp＝0.5，所以τn/τp＝2；忽略NMOS和PMOS亚阈斜率因子的差异：令nn＝np，得
3.调节系数C较大，需要同时调节Wp和Ln，实验发现，Ln的调节能力在1.5倍左右，因此，设置Wp的扫描区间为[5*Wpmin，9*Wpmin]，即以7*Wpmin为中心，Ln的扫描区间对所有单元都采用同样设置，为[Lnmin，4*Lnmin]；对Wp和Ln进行扫描仿真，得到在Wp＝1.44u，Ln＝340n时，EL达到最小。此时IL,n＝6.12p，2IL,p＝8.306p，则IL,n/IL,p＝1.47。
可以看出，最终仿真得到漏电能耗EL最小点的N/P漏电流之比为1.47，这与理论值1.265有出入，这是因为我们在计算理论值时进行了近似，忽略了N/P亚阈斜率因子的差异性，而实际的，nn与np并不相等。但是理论值与最终结果相差不大，可见该理论值能够很好地指导对设计变量的选择和范围。更精确的，测量nn和np代入公式，可以减小这一偏差。
相比于传统的标准单元设计，本发明提出的单元电路设计，注重于标准单元漏电能耗的减小，通过将标准单元的漏电流和延时从其来源进行划分，漏电流分为NMOS漏电流和PMOS漏电流，延时分为NMOS引起的延时和PMOS引起的延时，进而进行分析；同时漏电流为所有状态下漏电流的加权平均，考虑到单元工作的所有状态，保证整体漏电最小，得到使得漏电能耗最小的最优N/P漏电流之比，从而进行精细的尺寸设计，实现单元内部N/P漏电的最优匹配，所设计的标准单元具有低漏电的特点，基于此可以实现低功耗数字电路的设计。
本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (3)

1.一种适用于近阈值和亚阈值的低漏电标准单元的设计方法，其特征在于，包括如下步骤：
1.1：选取预定尺寸的标准器件构建反相器，所述标准器件包括NMOS管和PMOS管；
1.2：检测所述反相器在输入为低电平和输入为高电平时的漏电流，得到初始状态的所述标准器件的N/P漏电比其中IL，nomn为所述反相器在输入为高电平时的漏电流，IL，nomp为所述反相器在输入为低电平时的漏电流；
2.1：用NMOS管和PMOS管搭建标准单元电路；
2.2：计算2.1搭建的标准单元电路的所有输入状态下的漏电流，并按其对应状态出现的概率加权平均得到漏电流加权平均值IL，再根据IL＝λn*IL,n+λp*IL,p得到N/P漏电系数比λn/λp，其中IL,n、IL,p分别是所述标准单元电路中单个NMOS管和单个PMOS管的漏电流；
2.3：分析2.1搭建的标准单元电路在所有输入状态下的延时大小，得到最大上升延时和最大下降延时二者的中间值TD，再根据TD＝τn*tn+τp*tp得到N/P延时系数比τn/τp，其中tn、tp分别是信号通过所述标准单元电路中单个NMOS管和单个PMOS管的延时大小；
2.4：测量2.1中用来搭建标准单元电路的NMOS管的亚阈斜率因子nn和PMOS管的亚阈斜率因子np；
2.5：根据2.2得到的N/P漏电系数比λn/λp、2.3得到的N/P延时系数比τn/τp以及2.4得到的所述标准单元电路中NMOS管的亚阈斜率因子nn和PMOS管的亚阈斜率因子np，得到所述标准单元电路漏电能耗最小时的最优N/P漏电比其中VDD为所述标准单元电路中的电源电压，vt为热电压；
3.1：根据1.2得到的初始状态的N/P漏电比和2.5得到的最优N/P漏电比计算调节系数并根据所述调节系数C的大小确定所述标准单元电路中单个NMOS管和单个PMOS管的尺寸变量的范围；
3.2：利用电路仿真工具，并根据3.1确定的所述标准单元电路中单个NMOS管和单个PMOS管的尺寸变量的范围，找到漏电能耗的最小点，此时的所述标准单元电路中单个NMOS管和单个PMOS管的尺寸，即为所述标准单元电路的最优尺寸。
2.根据权利要求1所述的一种适用于近阈值和亚阈值的低漏电标准单元的设计方法，其特征在于，步骤1.1中选取最小尺寸的标准器件构建反相器。
3.根据权利要求1所述的一种适用于近阈值和亚阈值的低漏电标准单元的设计方法，其特征在于，所述标准单元电路中单个NMOS管和单个PMOS管的尺寸变量包括NMOS管的栅极长度Ln和PMOS管的栅极宽度Wp，当所述调节系数C小于1.5时调节所述NMOS管的栅极长度Ln；当所述调节系数C大于1.5时调节所述PMOS管的栅极宽度Wp和所述NMOS管的栅极长度Ln。
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