CN107329720A - 一种基于zynq的雷达图像显示加速系统 - Google Patents

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Abstract

本发明提供了一种基于ZYNQ的雷达图像显示加速系统，涉及信号处理技术领域。所述系统包括：DSP芯片，用于从雷达回波中提取雷达图像信息数据；ZYNQ芯片，包括用于将DSP芯片时序转换为DDR3时序的第一模块，用于将DDR3时序转换为VGA时序的第二模块，以及处理器PS，用于控制所述第一模块与所述第二模块进行时序转换；DDR3芯片，用于存储经所述第一模块转换后的雷达图像信息数据；以及显示模块，用于显示经所述第二模块转换后的雷达图像。该系统利用DDR3替代双口RAM作为缓存，节省一片DSP，可显著减少设计难度，节约成本，该系统方案可用于雷达图像显示，分辨率可至1080P、帧率可至40帧，可满足于大部分场合的图像显示。

Description

一种基于ZYNQ的雷达图像显示加速系统
技术领域
本发明涉及数字信号处理技术领域，具体涉及一种基于ZYNQ的雷达图像显示加速系统。
背景技术
雷达图像显示系统是雷达系统的重要组成部分，承担着雷达工作状态状态、雷达数据、雷达控制界面等信息显示任务，是雷达人机相互的枢纽。理想情况下，雷达显示系统需要对雷达获取的数据进行高效率地处理，并将提取的数据信息以直观、有效、准确的方式呈现给雷达操控者。高效实时、高分辨率显示，数字化信号处理是雷达图像显示系统的发展方向。
雷达显示图像数据分为前景层数据和背景层数据。背景层数据主要包括雷达的量程以及雷达图像界面的框图等变化不频繁的信息，前景层数据主要包括雷达的目标的距离、速度以及雷达目标等实时变化的信息。
传统的雷达图像显示系统采用DSP+双口RAM+FPGA的设计方案。该系统中，由DSP负责雷达数据信号的处理，从数据信号中提取出目标的速度、距离方位等信息，生成雷达图像显示数据，数据存入双口RAM中，FPGA将数据和时序结合起来，产生VGA显示器时序，用于VGA显示器显示。该系统各模块分工明确，系统效率较高，然而由于硬件局限性，存在以下缺点：
a)DSP外总线速度慢，数据传输速率有限，难以满足高分辨率图像处理需求；
b)双口RAM容量小，难以实现数据量大、高分辨率的图像显示；
c)双口RAM容量小，不能开辟多个数据存储区进行切换显示，在进行绘图时易出现闪屏现象。
d)单片DSP信号处理能力有限，只能通过增加硬件数量提高图层叠加处理能力，然而额外的硬件不仅增加成本，且占用PCB板卡空间，增大设计难度。
发明内容
为了解决上述问题，本发明提供了一种基于ZYNQ的雷达图像显示加速系统。ZYNQ为雷达图像显示加速系统的一种板卡芯片，本系统采用DSP+ZYNQ+DDR3方案。DSP将雷达图像信息处理后产生图像信息的背景层以及前景层数据分别写入DDR3中。ZYNQ由PS(双核Cortex A9ARM处理器)和PL部分(具有K7相当的逻辑处理单元)组成，ZYNQ作为图像显示的协处理器其PL部分可配置适应各种不同的时序需求以及利用PL流处理模式可并行处理多个图层，利用ZYNQ对DDR3的读写速度快的特点，PS部分可协助完成图层的复制以及“清屏”等操作。本发明相对于传统的雷达图像显示系统，具有高速数据传输、大数据处理、高分辨率显示以及无闪屏等优点，可有效改善雷达显示系统性能。
本发明基于ZYNQ的雷达图像显示加速系统，主要包括：
DSP芯片，用于从雷达回波中提取雷达图像信息数据；
ZYNQ芯片，包括用于将DSP芯片时序转换为DDR3时序的第一模块，用于将DDR3时序转换为VGA时序的第二模块，以及处理器PS，用于控制所述第一模块与所述第二模块进行时序转换；
DDR3芯片，用于存储经所述第一模块转换后的雷达图像信息数据；
显示模块，用于显示经所述第二模块转换后的雷达图像。
优选的是，所述ZYNQ芯片还包括用于将DDR3时序转换为DSP芯片时序的第三模块。
优选的是，所述DDR3芯片包括模板图像存储区、图像存储A区以及图像存储B区，所述模板图像存储区、图像存储A区以及图像存储B区均设置有前景层与背景层，所述处理器PS用于控制将所述模板图像存储区分别写入图像存储A区以及图像存储B区，以及用于控制DSP芯片将雷达图像信息数据写入图像存储A区以及图像存储B区的前景层。
本发明与以往的雷达图像显示系统相比，具有以下优点：
a)采用DDR3作为数据缓存，DDR3容量可至几GB，可以存储多个图层以及开辟多幅图像缓冲区，实现AB区切换以及图层单独处理，可用于高分辨率图像流畅显示；
b)利用ZYNQ作为协处理器，ZYNQ对于DDR3的操作频率可至800MHz，可以显著提高图像显示系统处理速度；
c)该系统利用DDR3替代双口RAM作为缓存，节省一片DSP，可显著减少设计难度，节约成本。
d)该系统方案可用于雷达图像显示，该系统的分辨率可至1080P、帧率可至40帧，可满足于大部分场合的图像显示。
附图说明
图1为本发明基于ZYNQ的雷达图像显示加速系统的一优选实施例的系统硬件结构框图。
图2为本发明图1所示实施例的DSP burst写时序图；
图3为本发明图1所示实施例的AXI4burst写时序图；
图4为本发明图1所示实施例的VGA显示时序图；
图5为本发明图1所示实施例的DDR3中的图像缓存区划分图；
图6为本发明图1所示实施例的ZYNQ中PS软件处理流程图。
具体实施例
为使本发明实施的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。所描述的实施例是本发明一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合附图对本发明的实施例进行详细说明。
如图1所示，本发明系统架构主要包括DSP芯片、ZYNQ芯片、DDR3芯片、显示模块以及外围电路等。ZYNQ中由PS部分(2个Cortex A9ARM核)以及PL部分(与K7相当的逻辑单元)组成。
其中，DSP与ZYNQ中DSP-BRAM时序转换模块相连，DSP-BRAM时序转换模块与ZYNQ中Central interconnect相连，Central interconnect与DDR controller相连，DDRcontroller与DDR3相连，DSP产生的显示图像信息通过上述部分传输到DDR3中存储。同时，DSP连接ZYNQ中的BLOCK RAM模块。
ZYNQ中的PS模块通过Central interconnect模块与BLOCK RAM模块相连，同时通过Central interconnect模块与DDR3Controller相连，DDR3Controller与DDR3相连。
显示模块与ZYNQ中AXI4-VGA时序转换模块相连，AXI4-VGA时序转换模块通过Central interconnect模块、DDR3Controller模块与DDR3相连。
DSP将图像信息处理后产生图像信息的背景层以及前景层数据，经ZYNQ中DSP读写与AXI4时序转换模块，Central interconnect模块、DDR3controller模块写入DDR3中，而后AXI4转VGA时序模块通过Central interconnect模块、DDR3controller模块将DDR3数据读出后，经过图层算法处理，将处理后的数据输出于显示模块进行VGA显示。同时，DSP与ZYNQ的PS部分通过BLOCK RAM进行指令交换，利用PS对DDR3操作快的特点，协助DSP完成所需的清屏、复制等指令操作，起到加速的作用。
本实施例中，ZYNQ芯片作为该图像显示系统的核心芯片，ZYNQ中PS部分对DDR3的读写速度快，PS控制着图像显示切换以及图像缓存复制、清屏等操作；ZYNQ中的PL部分，主要完成图2到图3的时序转换以及图3到图4的时序转换以及多图层叠加的功能，同时，在ZYNQ的PL部分开辟有双口RAM模块，与DSP进行指令和工作状态切换；
DSP芯片作为雷达图像显示处理芯片，从雷达回波中提取雷达的工作状态、目标等信息，生成雷达图像显示信息数据，经过ZYNQ芯片，写入DDR3中。
显示模块是将传输的VGA时序转化为图像显示出来，进行人机交互。
DDR3芯片作为图像缓存芯片，其内部开辟有3个图像缓存区，分别为模板图像存储区、图像存储A区、图像存储B区及其他，每个图像缓存区又具有前景层和背景层存储区。其具体划分图如图5所示。
PS部分系统工作流程图如图6所示。PS部分程序首先完成DDR3以及双口RAM等的初始化，之后将模板层进行“清屏”处理，并复制模板层到图像存储A区，复制完成后，产生DSP中断，DSP写入前景层数据后，置双口RAM写完成标记位，ZYNQ中PS部分判断该标志位后，将显示切入A画面，接着复制模板层到图像存储B区，复制完成后，产生DSP中断，DSP写入前景层数据后，置双口RAM写完成标记位，ZYNQ中PS部分判断该标志位后，将显示切入B画面……，如此循环，可达到流畅的图像显示。
最后需要指出的是：以上实施例仅用以说明本发明的技术方案，而非对其限制。尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (3)

1.一种基于ZYNQ的雷达图像显示加速系统，其特征在于，包括：
DSP芯片，用于从雷达回波中提取雷达图像信息数据；
ZYNQ芯片，包括用于将DSP芯片时序转换为DDR3时序的第一模块，用于将DDR3时序转换为VGA时序的第二模块，以及处理器PS，用于控制所述第一模块与所述第二模块进行时序转换；
DDR3芯片，用于存储经所述第一模块转换后的雷达图像信息数据；
显示模块，用于显示经所述第二模块转换后的雷达图像。
2.如权利要求1所述的基于ZYNQ的雷达图像显示加速系统，其特征在于，所述ZYNQ芯片还包括用于将DDR3时序转换为DSP芯片时序的第三模块。
3.如权利要求1所述的基于ZYNQ的雷达图像显示加速系统，其特征在于，所述DDR3芯片包括模板图像存储区、图像存储A区以及图像存储B区，所述模板图像存储区、图像存储A区以及图像存储B区均设置有前景层与背景层，所述处理器PS用于控制将所述模板图像存储区分别写入图像存储A区以及图像存储B区，以及用于控制DSP芯片将雷达图像信息数据写入图像存储A区以及图像存储B区的前景层。
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