CN107273213B - 一种计算控制方法、网卡及电子设备 - Google Patents

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Abstract

本申请公开了一种计算控制方法、网卡及电子设备，该方法包括：接收CPU发送的目标数据块；对所述目标数据块进行计算，得到计算结果数据块。本申请中将数据计算任务交给区别于CPU的设备，从而不再占用CPU的计算资源，从而减少数据输入输出延时，实现本申请目的。

Description

一种计算控制方法、网卡及电子设备
技术领域
本申请涉及数据处理技术领域，特别涉及一种计算控制方法、网卡及电子设备。
背景技术
针对于云计算环境中数据量的爆发式增长，在计算机中开始使用Erasure Code算法替代磁盘阵列(Redundant Arrays of Independent Disks，RAID)，以获得更高的存储容错率及更高的存储空间利用率。
但Erasure Code算法在实现中由中央处理器(Central Processing Unit，CPU)进行奇偶校验计算，使得对CPU的占用量较高，从而增大了数据输入输出的延时。
发明内容
有鉴于此，本申请的目的是提供一种计算控制方法、网卡及电子设备，用以解决现有技术中CPU进行奇偶校验计算使得CPU占用量较高，从而增大数据输入输出延时的技术问题。
本申请提供了一种计算控制方法，应用于网卡，所述方法包括：
接收CPU发送的目标数据块；
对所述目标数据块进行计算，得到计算结果数据块。
上述方法，优选的，还包括：
预先设置存储空间，所述存储空间与CPU的内存空间具有地址映射。
上述方法，优选的：所述存储空间为环形队列的数据存储结构。
上述方法，优选的，还包括：
通过内存映射(Memory mapping Input/Output，MMIO)建立预设的存储空间与CPU的内存空间之间的地址映射。
上述方法，优选的，还包括：
将所述计算结果数据块存储到预设的存储空间。
上述方法，优选的，还包括：
将与所述计算结果数据块相对应的地址信息发送给CPU。
上述方法，优选的，还包括：
接收CPU发送的所述目标数据块与所述计算结果数据块的存储地址；
基于所述存储地址，将所述目标数据块与所述计算结果数据块进行发送。
上述方法，优选的，对所述目标数据块进行计算，得到计算结果数据块，包括：
对所述目标数据块进行奇偶校验计算，得到校验数据块。
本申请还提供了一种网卡，包括存储器及计算器，其中：
所述存储器，用于存储应用程序及应用程序运行所产生的数据；
所述计算器，用于对CPU发送的目标数据块进行计算得到计算结果数据块。
本申请还提供了一种电子设备，包括CPU和网卡，其中：
CPU，用于获得目标数据块，并将目标数据块发送给网卡；
网卡，用于对CPU发送的目标数据块进行计算得到计算结果数据块。
由上述方案可知，本申请提供的一种计算控制方法、网卡及电子设备，通过将需要进行数据计算的目标数据块发送给区别于CPU的设备如网卡等进行数据计算，来得到计算结果数据块。本申请中将数据计算任务交给区别于CPU的设备，从而不再占用CPU的计算资源，从而减少数据输入输出延时，实现本申请目的。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种计算控制方法的实现流程图；
图2为本申请实施例提供的一种计算控制方法的另一流程图；
图3为本申请实施例提供的一种计算控制方法的的部分流程图；
图4为本申请实施例提供的一种网卡的结构示意图；
图5为本申请实施例提供的一种电子设备的结构示意图；
图6及图7分别为本申请实施例的应用示例图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参考图1，为本申请实施例提供的一种计算控制方法的实现流程图，应用于网卡(Network Interface Card，NIC)等能够进行数据计算的设备中。
本实施例中，该计算控制方法可以包括以下步骤：
步骤101：接收CPU发送的目标数据块。
该目标数据块是由CPU在需要进行数据分布式存储时获得，之后，CPU将目标数据块发送给本实施例中能够进行数据计算的设备。
其中，网卡接收到的目标数据块可以包含有多个已经被分好块的数据块，例如，目标数据块中包含有D1、D2、D3、D4及D5；或者目标数据块中包含未被分块的数据。
步骤102：对目标数据块进行计算，得到计算结果数据块。
其中，如果目标数据块是由CPU已经分好块的数据块组合，那么本实施例中网卡在接收到目标数据块之后，直接对分块后的数据块进行数据计算，如奇偶校验计算，得到计算结果数据块。
或者，如果目标数据块为未被分块的数据，那么本实施例中网卡在接收到目标数据块之后，首先对目标数据块进行分块，如分成D1、D2、D3、D4及D5的5个数据块，之后再对这些数据块进行数据计算，如奇偶校验计算，得到计算结果数据块。
其中，本实施例中网卡在对目标数据块进行计算时，可以是对目标数据块进行奇偶校验计算，从而得到校验数据块的计算结果数据块。
也就是说，本实施例中的实现方案可以通过与CPU相连接的网卡设备实现，CPU在需要进行目标数据块存储时，通常是在对目标数据块进行奇偶校验计算，将计算得到的校验数据与目标数据块一起通过网卡发送到存储地，如云盘或服务器上，本实施例由传输数据的网卡进行目标数据块的奇偶校验计算，无需在CPU上进行奇偶校验计算，从而无需大量或长时间占用CPU资源如CPU内存，从而提高CPU的输入输出的速率。
由上述方案可知，本申请实施例提供的一种计算控制方法，通过将需要进行数据计算的目标数据块发送给区别于CPU的设备如网卡等进行数据计算，来得到计算结果数据块。本申请中将数据计算任务交给区别于CPU的设备，从而不再占用CPU的计算资源，从而减少数据输入输出延时，实现本实施例目的。
在一种实现方式中，本实施例中的网卡等进行数据计算的设备可以预先设置存储空间，该存储空间是在区别于CPU的设备上进行设置的，而该存储空间与CPU的内存空间之间是具有地址映射的。
其中，存储空间为环形队列的数据存储结构，该存储空间在进行数据存储时是按照环形队列先进先出的存储规则进行存储的。
而网卡上预设的存储空间与CPU的内存空间之间的地址映射可以通过MMIO建立。相应的，在本实施例获得计算结果数据块之后，如图2中所示，还可以包括以下步骤：
步骤103：将计算结果数据块存储到存储空间中。
其中，在网卡将计算结果数据块存储到存储空间之后，不会再将计算结果数据块发送给CPU进行存储，从而无需占用CPU的内存空间。
而之后，本实施例中网卡根据存储空间与CPU的内存空间之间的地址映射就可以获得计算结果数据块在内存空间中的地址信息，进而在步骤103之后，还可以具有以下步骤：
步骤104：将与计算结果数据块相对应的地址信息发送给CPU。
在具体实现中，本实施例中网卡可以通过驱动程序异步通知给CPU该计算结果数据块所对应的地址信息。
需要说明的是，CPU在接收到计算结果数据块所对应的地址信息之后，基于该地址信息可以确定目标数据块与计算结果数据块的存储地址，进而将存储地址进行发送。
其中，CPU所确定的存储地址区别于目标数据块在内存空间中存储的地址及计算结果数据块在存储空间中存储的地址，这里的CPU所确定的目标数据块与计算结果数据块的存储地址是指，目标数据块与计算结果数据块需要或即将存储的目标地址。
由此，本实施例中的方法还可以包括以下步骤，如图3中所示：
步骤301：接收CPU发送的目标数据块与计算结果数据块的存储地址。
其中，CPU在向本实施例中的网卡等设备发送存储地址时，可以通过启动中断进程，进而通过中断进程将存储地址进行发送。
步骤302：基于存储地址，将目标数据块与计算结果数据块进行发送。
例如，目标地址为X，本实施例中的网卡等设备可以将CPU传来的目标数据块与其存储空间中的计算结果数据块朝着X所在的位置进行发送，进而将目标数据块与计算结果数据块能够存储到该存储地址上，在这一过程中网卡不需要将计算结果数据块再发给CPU进行数据发送，从而减少CPU的数据输入输出压力，减少CPU数据输入输出的延时。
参考图4，为本申请实施例提供的一种网卡的结构示意图，该网卡可以为具有数据计算与存储的设备，且网卡与CPU相连接。
在本实施例中，该网卡可以包括以下结构：
存储器401，用于存储应用程序及应用程序所产生的数据。
计算器402，用于对CPU发送的目标数据块进行计算，得到计算结果数据块。
其中，本实施例中的网卡中具有存储器401等具有数据存储功能的器件，在存储器401中可以预先设置存储空间，预设的存储空间可以用于存储计算结果数据块。
其中，存储器401中预设的存储空间可以为环形队列的数据存储结果，具有先进先出的存储特点，用以缓存计算结果数据块。
另外，网卡中的计算器402可以通过现场可编程门阵列(Field-ProgrammableGate Array，FPGA)计算单元实现，对目标数据块进行数据计算，如进行奇偶校验计算，得到校验数据块等计算结果数据块。
而在网卡获得计算结果数据块之后，将计算结果数据块在CPU的内存空间中对应的地址信息发送给CPU，此时，CPU来确定目标数据块与计算结果数据块所需存储的存储地址再发送给网卡，网卡就可以将CPU传来的目标数据块与其存储空间中的计算结果数据块朝着CPU发来的存储地址所在的位置进行发送，进而将目标数据块与计算结果数据块能够存储到该存储地址上。
由上述方案中可知，本申请实施例中通过网卡来进行数据计算及计算结果数据块的存储任务，无需占用CPU的计算资源与内存资源，从而减少CPU数据输入输出的延时，实现本实施例目的。
参考图5，为本申请实施例提供的一种电子设备的结构示意图，该电子设备可以包括以下结构：
CPU501，用于获得目标数据块，并将目标数据块发送给网卡502。
网卡502，用于对CPU发送的目标数据块进行计算得到计算结果数据块。
其中，在网卡502中可以包含有能够进行数据存储的存储空间以及能够进行数据计算的处理器或计算器，如FPGA的计算单元等，用以对目标数据块进行数据计算，如奇偶校验计算等，得到校验数据块等计算结果数据块，这一过程中，数据计算的任务无需在CPU501上实现，由此不会占用CPU501的计算资源和内存资源。
另外，网卡502在计算得到计算结果数据块之后，可以将计算结果数据块存储到自己的存储空间中，不需要将计算结果数据块再返回给CPU501进行内存空间存储，从而不会占用CPU的内存空间资源。
之后，网卡502可以将表征计算结果数据块的地址信息发送给CPU501，CPU501就可以确定目标数据块与计算结果数据块所需存储的存储地址，再发给网卡502，网卡502在接收到存储地址之后，将CPU传来的目标数据块与网卡502自己的存储空间中的计算结果数据块直接向存储地址发送，进而实现目标数据块的奇偶校验存储，在这一过程中网卡502不需要将计算结果数据块再发给CPU501进行数据发送，从而减少CPU的数据输入输出压力，减少CPU数据输入输出的延时。
以下用实例对以上方案进行说明：
如图6中所示，CPU中内存空间中具有待存储的目标数据块，该目标数据块中具有5份数据：D1、D2、D3、D4及D5，需要对其进行奇偶校验得到3份校验数据块。由于数据为分布式存储，那么数据一定要通过网卡发送，所以第一步和第二步，CPU首先通过启动中断程序把数据(D1、D2、D3、D4及D5)发给网卡，由网卡替代CPU进行奇偶校验计算，即第三步，从而计算出校验数据块P1、P2及P3，并存储在网卡的环形缓冲区中，等待发送，如图7中所示。
在网卡进行奇偶校验并得到检验数据块后，网卡会通过驱动程序异步通知CPU(操作系统)校验数据块的信息(如存放地址及相关数据块信息等)，即第四步。
之后，CPU(操作系统)会根据分布式存储的配置，来决定目标数据块和校验数据块的存储位置(存储地址)，再通过中断把存储地址发送到网卡上，即第五步。
最后，网卡基于存储地址将目标数据块及计算结果数据块发送到网络上的存储地址。
基于上述实例，相比较于传统的网卡，本实施例中做分布式存储的网卡可以带有FPGA的门阵列，并编程支持Erasure Code算法，由此网卡上的FPGA芯片能够进行奇偶校验的数据计算，从而能够减少CPU的计算压力。
而分布式存储网卡可以带有易挥发性随机存取存储器(RamdomAccessMemory，RAM)的存储空间，在系统启动后，这部分存储空间会通过MMIO映射到系统的内存空间中，它会通过环形缓存来存放校验数据块，由此用来避免传统上的从内存到网卡的数据拷贝，以实现校验数据的零拷贝，进而减少数据输入输出的延时。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种计算控制方法、网卡及电子设备进行了详细介绍，对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (6)

1.一种计算控制方法，应用于网卡，所述方法包括：
接收CPU发送的目标数据块，其中，所述目标数据块是由CPU在需要进行数据分布式存储时获得的；
对所述目标数据块进行奇偶校验计算，得到校验数据块，以通过所述网卡代替所述CPU对所述目标数据块进行奇偶校验计算，以减小对CPU资源的占用，从而提高所述CPU的输入输出的速率，其中，所述网卡包括FPGA的门阵列，所述FPGA的门阵列支持Erasure Code算法，以使所述网卡进行奇偶校验计算；
将所述校验数据块存储到预设的存储空间，其中，所述预设的存储空间为所述网卡上预设的存储空间；
将与所述计算结果数据块相对应的地址信息发送给CPU；
接收CPU发送的所述目标数据块与所述计算结果数据块的存储地址；
基于所述存储地址，将所述目标数据块与所述计算结果数据块进行发送。
2.根据权利要求1所述的方法，其特征在于，还包括：
预先设置存储空间，所述存储空间与CPU的内存空间具有地址映射。
3.根据权利要求2所述的方法，其特征在于：所述存储空间为环形队列的数据存储结构。
4.根据权利要求1所述的方法，其特征在于，还包括：
通过内存映射（Memory mapping Input/Output，MMIO）建立预设的存储空间与CPU的内存空间之间的地址映射。
5.一种网卡，包括存储器及计算器，其中：
所述存储器，用于存储应用程序及应用程序运行所产生的数据；
所述计算器，用于对CPU发送的目标数据块进行奇偶校验计算得到校验据块，以通过所述网卡代替所述CPU对所述目标数据块进行奇偶校验计算，以减小对CPU资源的占用，从而提高所述CPU的输入输出的速率，其中，所述目标数据块是由CPU在需要进行数据分布式存储时获得的，所述计算器包括FPGA的门阵列，所述FPGA的门阵列支持Erasure Code算法，以使所述网卡进行奇偶校验计算；
其中，所述存储器用于存储所述校验数据块；
所述网卡还用于将与所述计算结果数据块相对应的地址信息发送给CPU，接收CPU发送的所述目标数据块与所述计算结果数据块的存储地址，基于所述存储地址，将所述目标数据块与所述计算结果数据块进行发送。
6.一种电子设备，包括CPU和网卡，其中：
CPU，用于获得目标数据块，并将目标数据块发送给网卡，其中，所述目标数据块是由CPU在需要进行数据分布式存储时获得的；
网卡，用于对CPU发送的目标数据块进行奇偶校验计算得到校验数据块，以通过所述网卡代替所述CPU对所述目标数据块进行奇偶校验计算，以减小对CPU资源的占用，从而提高所述CPU的输入输出的速率，其中，所述网卡包括FPGA的门阵列，所述FPGA的门阵列支持Erasure Code算法，以使所述网卡进行奇偶校验计算；
所述网卡还用于将所述校验数据块存储到预设的存储空间，将与所述计算结果数据块相对应的地址信息发送给CPU，接收CPU发送的所述目标数据块与所述计算结果数据块的存储地址，基于所述存储地址，将所述目标数据块与所述计算结果数据块进行发送。
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