CN107247437A - 一种三浮陀螺仪的数字解调系统 - Google Patents

一种三浮陀螺仪的数字解调系统 Download PDF

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Abstract

本发明公开了一种三浮陀螺仪的数字解调系统，包括：角度传感器、信号发生器、前置放大器、A/D转换电路、恒温晶体振荡器、FPGA现场可编程逻辑器件、RS/485接口电路和上位机；角度传感器，用于将采集得到的待测信号加载到由信号发生器产生的标准正弦激磁信号上，形成正弦波调制波形信号；前置放大器，用于对信号进行放大；A/D转换电路，用于对信号进行模数转换，得到待测数字信号和标准数字信号；FPGA现场可编程逻辑器件，用于根据标准数字信号对待测数字信号进行解算，将解算结果通过RS/485接口电路输出到上位机。通过本发明实现了对通过角度传感器采集得到的待测信号的快速、高精度的数字化解调。

Description

一种三浮陀螺仪的数字解调系统
技术领域
本发明属于惯性测量技术领域，尤其涉及一种三浮陀螺仪的数字解调系统。
背景技术
弹道导弹和运载火箭通常采用惯性坐标系作为基准坐标系，利用陀螺稳定平台为弹(箭)建立惯性坐标系。陀螺稳定平台的一种典型安装方式是：弹(箭)发射前，平台的外框架轴垂直于射面与弹体的俯仰轴重合，内框架轴、台体轴分别与弹体滚动轴、偏航轴重合。利用台体上陀螺仪所建立的惯性坐标系通过稳定回路控制平台框架，使台体稳定在惯性空间，作为测量弹体运动参数的基本坐标系，因此陀螺角度传感器信号的解算对台体惯性坐标系的建立有着重要的意义。
陀螺角度传感器解调方法，主要是利用信号周期性和噪声随机性的差别，通过自相关或互相关运算，达到去除噪声的一种技术。现有的解调方法主要是利用模拟乘法器，模拟开关等组成的模拟锁相放大电路搭建完成，被测信号与参考信号经过外部信号通道处理后分别进入由模拟乘法器与模拟低通滤波器构成的相关解调器，最终将结果输出。
随着工作频率的增高，低通滤波器和模拟乘法器的增益和精度都会下降，导致解调出来的数据严重失真。而且传统的模拟锁相放大电路存在着温度漂移，噪声等缺点，以及模拟器件自身存在的精度问题、电路板制作和其它因素带来的干扰，都对精度产生了影响。对于新形势下高速和高精度的要求，模拟相敏解调已经无法满足要求。
发明内容
本发明的技术解决问题：克服现有技术的不足，提供一种三浮陀螺仪的数字解调系统，实现了对通过角度传感器采集得到的待测信号的快速、高精度的数字化解调。
为了解决上述技术问题，本发明公开了一种三浮陀螺仪的数字解调系统，包括：角度传感器(1)、信号发生器(2)、前置放大器(3)、A/D转换电路(4)、恒温晶体振荡器(5)、FPGA现场可编程逻辑器件(6)、RS/485接口电路(7)和上位机(8)；
所述信号发生器(2)，用于产生所述标准正弦激磁信号；
所述角度传感器(1)安装在仪表本体上，用于敏感陀螺仪的转角，采集得到携带有陀螺仪转子位置信息的待测信号；以及，接收所述信号发生器(2)产生的标准正弦激磁信号；将所述待测信号加载到所述标准正弦激磁信号上形成正弦波调制波形信号，并输出至所述前置放大器(3)；
所述前置放大器(3)，用于对所述角度传感器(1)输出的正弦波调制波形信号进行放大，并输出；
所述A/D转换电路(4)，用于对经所述前置放大器(3)放大处理后的正弦波调制波形进行信号转换，得到待测数字信号，并输出；以及，接收所述信号发生器(2)产生的标准正弦激磁信号，对所述标准正弦激磁信号进行信号转换，得到标准数字信号，并输出；
所述恒温晶体振荡器(5)，用于为所述三浮陀螺仪的数字解调系统提供稳定的时钟信号；
所述FPGA现场可编程逻辑器件(6)，用于接收所述A/D转换电路(4)输出的待测数字信号和标准数字信号，根据所述标准数字信号对所述待测数字信号进行解算处理，得到解算结果，并将所述解算结果通过所述RS/485接口电路(7)输出到所述上位机(8)，实现回路闭环控制；
所述上位机(8)，用于接收所述解算结果，以及，通过所述RS/485接口电路(7)获取各监测量信息，以及，通过发送控制字的方式远程控制所述三浮陀螺仪的数字解调系统。
在上述三浮陀螺仪的数字解调系统中，所述角度传感器(1)为短路匝式传感器；
所述角度传感器(1)的激磁线圈和输出线圈均固定在所述角度传感器(1)的定子上；所述角度传感器(1)的短接线圈固定在所述角度传感器(1)的转子上。
在上述三浮陀螺仪的数字解调系统中，所述前置放大器(3)包括：仪表放大器AD620，电阻R1、电阻R2、电容C1、电容C2、电容C3和电容C4；
电阻R1的一端接仪表放大器AD620的管脚1，另一端接仪表放大器AD620的管脚8；
电阻R2的一端接仪表放大器AD620的管脚2，另一端接仪表放大器AD620的管脚3；
电容C1的一端接仪表放大器AD620的管脚2，另一端接仪表放大器AD620的管脚3；
电容C2的一端接仪表放大器AD620的管脚2，另一端接仪表放大器AD620的管脚3；
电容C3的一端接仪表放大器AD620的管脚4，另一端接参考地；
电容C4的一端接仪表放大器AD620的管脚7，另一端接参考地；
仪表放大器AD620的管脚4接到电源-12V；仪表放大器AD620的管脚7接到电源+12V；
仪表放大器AD620的管脚3接所述角度传感器(1)的输出信号正端；仪表放大器AD620的管脚2接所述角度传感器(1)的输出信号负端；
放大后的正弦波调制波形由仪表放大器AD620的管脚6输出。
在上述三浮陀螺仪的数字解调系统中，所述A/D转换电路(4)，包括：A/D转换芯片、电阻R4、电阻R5、电阻R7、电阻R8，电容C20、电容C21、电容C22、电容C23、电容C24、电容C25、电容C26、电容C27、电容C28、电容C29、电容C30、电容C31、电容C32，瞬态抑制二极管TV3、电感L1、电感L2、电源芯片U1和电源芯片U2；
电阻R7的一端接A/D转换芯片的A1通道，另一端接所述信号发生器(2)的输出；
电容C20接在所述A/D转换芯片的A1通道与模拟地之间；
电阻R8的一端接A/D转换芯片的A0通道，另一端接所述前置放大器(3)的输出；
电容C32接在所述A/D转换芯的A0通道与模拟地之间；
电阻R4的一端接A/D转换芯片的管脚27，另一端接数字参考电压；
电阻R5的一端接A/D转换芯片的管脚27，另一端接数字地；
电容C27和瞬态抑制二极管TV3的两端均分别连接数字参考电压和数字地；
电容C28的一端接A/D转换芯片的管脚57，另一端接模拟地；
电容C29的一端接A/D转换芯片的管脚55，另一端接模拟地；
电容C30的一端接A/D转换芯片的管脚53，另一端接模拟地；
电容C31的一端接A/D转换芯片的管脚50，另一端接模拟地；
电感L1接在信号地和模拟地之间；
电感L2接在信号地和数字地之间；
电源芯片U2的输入管脚I连接12V电源，输出管脚O的输出信号为模拟参考电压，地管脚G连接模拟地；其中，在电源芯片U2的输入管脚I和出管脚O与模拟地之间分别连接有电容C21和电容C22；
电源芯片U1的输入管脚I连接5V电源，输出管脚O的输出信号为数字参考电压，地管脚G连接数字地；其中，在电源芯片U1的输入管脚I与数字地之间并联有电容C23和电容C25；在电源芯片U1的输出管脚O与数字地之间并联有电容C24与电容C26。
在上述三浮陀螺仪的数字解调系统中，所述FPGA现场可编程逻辑器件(6)，包括：数据采集控制模块、数据处理模块和锁相环模块；
所述数据采集控制模块，用于接收所述上位机(8)发送的控制信号，根据所述控制信号对所述A/D转换电路(4)进行采样控制，并从所述A/D转换电路(4)中读取待测数字信号和标准数字信号；将读取的待测数字信号和标准数字信号发送至数据处理模块；
所述数据处理模块，用于对所述标准数字信号进行移相处理，得到一对与待测数字信号同频的正交正弦波参考数字信号；对所述待测数字信号和所述一对参考数字信号进行互相关运算，得到合成信号；通过所述数据处理模块中的数字低通滤波器，滤除所述合成信号中含有(2ωt)的高频分量，得到同向分量和正交分量；根据所述同向分量和正交分量确定所述待测信号的幅度和相位；将确定的待测信号的幅度和相位通过所述RS/485接口电路(7)输出到所述上位机(8)。
在上述三浮陀螺仪的数字解调系统中，所述RS/485接口电路(7)包括：控制通道和监测通道；
所述控制通道包括：驱动芯片U14、电阻R37、电阻R38、电阻R39、电阻R40、电阻R41、电阻R42、电阻R43和三极管Q1；其中，驱动芯片U14的管脚4接FPGA现场可编程逻辑器件(6)的数据输出端TX1；驱动芯片U14的管脚3与管脚2短接；驱动芯片U14的管脚6为控制通道的数据正端；驱动芯片U14的管脚7为控制通道的数据负端；驱动芯片U14的管脚8接5V电源；驱动芯片U14的管脚5接通信地；电阻R38的一端接RS/485接口电路(7)的数据接收端RX1，另一端接驱动芯片U14的管脚1；电阻R40的一端接5V电源，另一端连接驱动芯片U14的管脚2；电阻R37的一端接RS/485接口电路(7)的数据接收端RX1，另一端接通信地；电阻R39的一端接RS/485接口电路(7)的方向信号DIR1，另一端接三极管Q1的基极；三极管Q1的集电极接驱动芯片U14的管脚2，发射极接通信地；电阻R42的一端接驱动芯片U14的管脚8，另一端接驱动芯片U14的管脚6；电阻R43的一端接驱动芯片U14的管脚5，另一端接驱动芯片U14的管脚7；电阻R41的一端接驱动芯片U14的管脚6，另一端接驱动芯片U14的管脚7；
所述监测通道包括：驱动芯片U17、电阻R30、电阻R31、电阻R32、电阻R33、电阻R34、电阻R35、电阻R36和三极管Q2；其中，驱动芯片U17的管脚4接FPGA现场可编程逻辑器件(6)的数据输出端TX2；驱动芯片U17的管脚3与管脚2短接；驱动芯片U17的管脚6为监测通道的数据正端；驱动芯片U17的管脚7为监测通道的数据负端；驱动芯片U17的管脚8接5V电源；驱动芯片U17的管脚5接通信地；电阻R30的一端接RS/485接口电路(7)的数据接收端RX2，另一端接驱动芯片U17的管脚1；电阻R33的一端接5V电源，另一端接驱动芯片U17的管脚2；电阻R31的一端接RS/485接口电路(7)的数据接收端RX2，另一端接通信地；电阻R32的一端接RS/485接口电路(7)的方向信号DIR2，另一端连接三极管Q2的基极；三极管Q2的集电极接驱动芯片U17的管脚2，发射极接通信地；电阻R35的一端接驱动芯片U17的管脚8，另一端接驱动芯片U17的管脚6；电阻R36的一端连接驱动芯片U17的管脚5，另一端接驱动芯片U17的管脚7；电阻R34一端接驱动芯片U17的管脚6，另一端接驱动芯片U17的管脚7。
本发明具有以下优点：
(1)本发明所述的三浮陀螺仪的数字解调系统可以实现对通过角度传感器采集得到的待测信号的快速、高精度的数字化解调。所述三浮陀螺仪的数字解调系统在动态范围、线性失真、噪声等方面的性能优点都远大于现有的模拟器件方案；特别是，几乎可以完全消除零点漂移问题。
(2)本发明所述的三浮陀螺仪的数字解调系统，可以对不同功能模块进行灵活选择、连接和控制，从而实现对灵敏度、频率的动态范围以及显示方式等功能的灵活改变，相比现有的计算方法更灵活、适用性更广。
(3)本发明所述的三浮陀螺仪的数字解调系统，FPGA现场可编程逻辑器件实现，其结构核心是规则的可编程门阵列，可灵活的实现不同的组合逻辑和时序逻辑，具有容量大、速度快、设计周期短等优点。相比现有的模拟方案，本发明方法可以很好的解决并行性和速度问题，应用更广。
附图说明
图1是本发明实施例中一种三浮陀螺仪的数字解调系统的结构框图；
图2是本发明实施例中一种前置放大器的电路结构示意图；
图3是本发明实施例中一种A/D转换电路的电路结构示意图；
图4是本发明实施例中一种FPGA现场可编程逻辑器件的工作原理图；
图5是本发明实施例中一种FPGA现场可编程逻辑器件的电路结构示意图；
图6是本发明实施例中一种RS/485接口电路中的控制通道的电路结构示意图；
图7是本发明实施例中一种RS/485接口电路中的监测通道的电路结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公共的实施方式作进一步详细描述。
参照图1，示出了本发明实施例中一种三浮陀螺仪的数字解调系统的结构框图。在本实施例中，所述三浮陀螺仪的数字解调系统包括：角度传感器1、信号发生器2、前置放大器3、A/D转换电路4、恒温晶体振荡器5、FPGA现场可编程逻辑器件6、RS/485接口电路7和上位机8。
所述信号发生器2，用于产生所述标准正弦激磁信号。
例如，所述信号发生器2可以产生有效值为6V、频率为8KHz的标准正弦激磁信号。
所述角度传感器1安装在仪表本体上，用于敏感陀螺仪的转角，采集得到携带有陀螺仪转子位置信息的待测信号；以及，接收所述信号发生器2产生的标准正弦激磁信号；将所述待测信号加载到所述标准正弦激磁信号上形成正弦波调制波形信号，并输出至所述前置放大器3。
在本实施例中，当陀螺仪在稳定平台上受到扰动发生偏转时，陀螺仪在角速度信号的作用下将产生进动，绕其输出轴产生一个转角，安装于陀螺仪本体上的角度传感器1敏感到这个角度后，可以得到携带有陀螺仪转子位置信息的待测信号(电信号)。
优选的，在本实施例中，所述角度传感器1可以为短路匝式传感器。所述角度传感器1的激磁线圈和输出线圈均固定在所述角度传感器1的定子上；所述角度传感器1的短接线圈固定在所述角度传感器1的转子上。其中，转子上无铁芯，只有短接线圈。在本实施例中，短路匝空间位置上的变化会带来激磁磁通与输出线圈间的匝链关系，从而产生随转角变化的电压信号。该短路匝式传感器在小角度范围内有较高的线性度，通过采用零位补偿的措施可得到较小的零位电压，适合陀螺仪表使用。
所述前置放大器3，用于对所述角度传感器1输出的正弦波调制波形信号进行放大，并输出。
在本实施例中，所述前置放大器3具有低成本、高精度特点，具有低失调电压和低失调漂移。所述前置放大器3可以通过调节外部电阻R1的阻值来设置增益，增益范围为1至10,000。例如，可以选择阻值为5.49KΩ的电阻R1，放大倍数可以设置为10倍。
所述A/D转换电路4，用于对经所述前置放大器3放大处理后的正弦波调制波形进行信号转换，得到待测数字信号，并输出；以及，接收所述信号发生器2产生的标准正弦激磁信号，对所述标准正弦激磁信号进行信号转换，得到标准数字信号，并输出。
在本实施例中，所述A/D转换电路4可实现16位六通道同步采样模数转换，基于连续逼近寄存器原理，具有采样保持功能，支持3个模拟通道组6路模拟输入并行采样，具有独立的转换开始信号，可以控制每个通道的转换。
所述恒温晶体振荡器5，用于为所述三浮陀螺仪的数字解调系统提供稳定的时钟信号(如40兆时钟信号)。
所述FPGA现场可编程逻辑器件6，用于接收所述A/D转换电路4输出的待测数字信号和标准数字信号，根据所述标准数字信号对所述待测数字信号进行解算处理，得到解算结果(如，对应于所述敏感陀螺仪的转角的方向信息和角度信息)，并将所述解算结果通过所述RS/485接口电路7输出到所述上位机8，实现回路闭环控制。
在本实施例中，通过所述FPGA现场可编程逻辑器件6可以解算得到对应于所述陀螺仪转子位置信息的直流量。
所述上位机8，用于接收所述解算结果，以及，通过所述RS/485接口电路(7)获取各监测量信息，以及，通过发送控制字的方式远程控制所述三浮陀螺仪的数字解调系统。
在本发明的一优选实施例中，参照图2，示出了本发明实施例中一种前置放大器的电路结构示意图。优选的，所述前置放大器3可以包括：低功耗的仪表放大器AD620，电阻R1、电阻R2、电容C1、电容C2、电容C3和电容C4。
如图2，在本实施例中，电阻R1的一端接仪表放大器AD620的管脚1，另一端接仪表放大器AD620的管脚8；电阻R2的一端接仪表放大器AD620的管脚2，另一端接仪表放大器AD620的管脚3；电容C1的一端接仪表放大器AD620的管脚2，另一端接仪表放大器AD620的管脚3；电容C2的一端接仪表放大器AD620的管脚2，另一端接仪表放大器AD620的管脚3；电容C3的一端接仪表放大器AD620的管脚4，另一端接参考地(GND)；电容C4的一端接仪表放大器AD620的管脚7，另一端接参考地；仪表放大器AD620的管脚4接到电源-12V；仪表放大器AD620的管脚7接到电源+12V；仪表放大器AD620的管脚3接所述角度传感器1的输出信号正端；仪表放大器AD620的管脚2接所述角度传感器1的输出信号负端；放大后的正弦波调制波形由仪表放大器AD620的管脚6输出。
在本发明的一优选实施例中，参照图3，示出了本发明实施例中一种A/D转换电路的电路结构示意图。优选的，所述A/D转换电路4包括：A/D转换芯片、电阻R4、电阻R5、电阻R7、电阻R8，电容C20、电容C21、电容C22、电容C23、电容C24、电容C25、电容C26、电容C27、电容C28、电容C29、电容C30、电容C31、电容C32，瞬态抑制二极管TV3、电感L1、电感L2、电源芯片U1和电源芯片U2。
如图3，在本实施例中，电阻R7的一端接A/D转换芯片的A1通道，另一端接所述信号发生器2的输出；电容C20接在所述A/D转换芯片的A1通道与模拟地之间；电阻R8的一端接A/D转换芯片的A0通道，另一端接所述前置放大器3的输出；电容C32接在所述A/D转换芯的A0通道与模拟地(AGND)之间；电阻R4的一端接A/D转换芯片的管脚27，另一端接数字参考电压(BVDD)；电阻R5的一端接A/D转换芯片的管脚27，另一端接数字地(BGND)；电容C27和瞬态抑制二极管TV3的两端均分别连接数字参考电压和数字地；电容C28的一端接A/D转换芯片的管脚57，另一端接模拟地；电容C29的一端接A/D转换芯片的管脚55，另一端接模拟地；电容C30的一端接A/D转换芯片的管脚53，另一端接模拟地；电容C31的一端接A/D转换芯片的管脚50，另一端接模拟地；电感L1接在信号地(SGND)和模拟地之间；电感L2接在信号地和数字地之间；电源芯片U2的输入管脚I连接12V电源，输出管脚O的输出信号为模拟参考电压(AVDD)，地管脚G连接模拟地；其中，在电源芯片U2的输入管脚I和出管脚O与模拟地之间分别连接有电容C21和电容C22；电源芯片U1的输入管脚I连接5V电源，输出管脚O的输出信号为数字参考电压，地管脚G连接数字地；其中，在电源芯片U1的输入管脚I与数字地之间并联有电容C23和电容C25；在电源芯片U1的输出管脚O与数字地之间并联有电容C24与电容C26。
在本发明的一优选实施例中，优选的，FPGA现场可编程逻辑器件6可以选用ProASIC3L低功耗Flash型可编程门阵列A3PE3000L，具有3M系统门阵列，最多620个用户I/O口。
参照图4，示出了本发明实施例中一种FPGA现场可编程逻辑器件的工作原理图。FPGA现场可编程逻辑器件6以数字方式实现相敏检波；采用直接数字频率合成技术生成一对与待测信号同频的正交正弦波(一对参考数字信号)；对所述待测数字信号和所述一对参考数字信号进行互相关运算，得到合成信号；设计数字低通滤波器滤除合成信号中的高频分量(2ωt)；采用坐标旋转数字计算机的算法实现超越函数计算，从而确定被测信号的幅度和相位。
低通滤波器的实现本质就是乘累加运算，滤波器的阶数决定了一次滤波乘累加运算的次数。本实施例中，采用了一种对称系数的FIR滤波器的设计结构，对于对称系数的FIR滤波器，可以先进行加法运算，然后再进行串行的乘累加运算，这样的硬件实现比单纯的串行方式减少了一次滤波结果所需的时钟周期数。例如，可以使用Matlab/Simulink软件的FDATool工具设计一种满足系统频率要求的FIR滤波器，然后提取FIR滤波器的参数和阶数信息，确定FIR滤波器的数学表达式。在双通道数字相关解调器中，数字低通滤波器的输出信号仍然需要进行一定的计算后才能获得最后的正确结果，而这部分的代数运算都不是初等的函数运算。如果要获得准确的相位和幅度结果，就必须采用一些特殊的算法来实现这些超越函数的计算。坐标旋转数字计算机CORDIC算法就是一种适合在数字硬件系统中实现这种超越函数运算的先进算法。本发明选择了流水结构算法，进行圆周-向量化CORDIC的8次迭代。在8次循环的起始延迟之后，在每次新的循环之后就会生成一个新的可用输出值，类似阵列乘法器结构。
在本发明的一优选实施例中，优选的，参照图5，示出了本发明实施例中一种FPGA现场可编程逻辑器件的电路结构示意图。所述FPGA现场可编程逻辑器件6包括：数据采集控制模块、数据处理模块和锁相环模块。其中，所述数据采集控制模块，用于接收所述上位机8发送的控制信号，根据所述控制信号对所述A/D转换电路4进行采样控制，并从所述A/D转换电路4中读取待测数字信号和标准数字信号；将读取的待测数字信号和标准数字信号发送至数据处理模块。所述数据处理模块，用于对所述标准数字信号进行移相处理，得到一对与待测数字信号同频的正交正弦波参考数字信号；对所述待测数字信号和所述一对参考数字信号进行互相关运算，得到合成信号；通过所述数据处理模块中的数字低通滤波器，滤除所述合成信号中含有(2ωt)的高频分量，得到同向分量和正交分量；根据所述同向分量和正交分量确定所述待测信号的幅度和相位；将确定的待测信号的幅度和相位通过所述RS/485接口电路7输出到所述上位机8。
在本实施例中，考虑到在实际的测量过程中，待测信号伴随着各种噪声，这些噪声主要包括有源器件带来的高斯噪声、谐波噪声和外界环境的随机噪声等，将所述高斯噪声、谐波噪声和外界环境的随机噪声等统一表示为u(n)，则可以将待测信号表示为:其中，A表示幅度，表示相位。参考数字信号可以表示为cos(ωn)和sin(ωn)。然后，对所述待测数字信号和所述参考数字信号进行互相关运算：由于噪声u(n)和正弦波信号不相关，故可以得到如下合成信号：
通过所述数据处理模块中的数字低通滤波器，滤除所述合成信号中含有(2ωt)的高频分量，得到同向分量和正交分量：
根据所述同向分量和正交分量确定所述待测信号的幅度和相位：
在本发明的一优选实施例中，优选的，所述RS/485接口电路7可以包括控制通道和监测通道。
参照图6，示出了本发明实施例中一种RS/485接口电路中的控制通道的电路结构示意图。优选的，所述控制通道，包括：驱动芯片U14(控制用485驱动芯片)、电阻R37、电阻R38、电阻R39、电阻R40、电阻R41、电阻R42、电阻R43和三极管Q1。
如图6，驱动芯片U14的管脚4接FPGA现场可编程逻辑器件6的数据输出端TX1；驱动芯片U14的管脚3与管脚2短接；驱动芯片U14的管脚6为控制通道的数据正端；驱动芯片U14的管脚7为控制通道的数据负端；驱动芯片U14的管脚8接5V电源；驱动芯片U14的管脚5接通信地(CGND)；电阻R38的一端接RS/485接口电路7的数据接收端RX1，另一端接驱动芯片U14的管脚1；电阻R40的一端接5V电源，另一端连接驱动芯片U14的管脚2；电阻R37的一端接RS/485接口电路7的数据接收端RX1，另一端接通信地；电阻R39的一端接RS/485接口电路7的方向信号DIR1，另一端接三极管Q1的基极；三极管Q1的集电极接驱动芯片U14的管脚2，发射极接通信地；电阻R42的一端接驱动芯片U14的管脚8，另一端接驱动芯片U14的管脚6；电阻R43的一端接驱动芯片U14的管脚5，另一端接驱动芯片U14的管脚7；电阻R41的一端接驱动芯片U14的管脚6，另一端接驱动芯片U14的管脚7。
参照图7，示出了本发明实施例中一种RS/485接口电路中的监测通道的电路结构示意图。优选的，所述监测通道包括：驱动芯片U17(监测用485驱动芯片)、电阻R30、电阻R31、电阻R32、电阻R33、电阻R34、电阻R35、电阻R36和三极管Q2。
如图7，驱动芯片U17的管脚4接FPGA现场可编程逻辑器件6的数据输出端TX2；驱动芯片U17的管脚3与管脚2短接；驱动芯片U17的管脚6为监测通道的数据正端；驱动芯片U17的管脚7为监测通道的数据负端；驱动芯片U17的管脚8接5V电源；驱动芯片U17的管脚5接通信地；电阻R30的一端接RS/485接口电路7的数据接收端RX2，另一端接驱动芯片U17的管脚1；电阻R33的一端接5V电源，另一端接驱动芯片U17的管脚2；电阻R31的一端接RS/485接口电路7的数据接收端RX2，另一端接通信地；电阻R32的一端接RS/485接口电路7的方向信号DIR2，另一端连接三极管Q2的基极；三极管Q2的集电极接驱动芯片U17的管脚2，发射极接通信地；电阻R35的一端接驱动芯片U17的管脚8，另一端接驱动芯片U17的管脚6；电阻R36的一端连接驱动芯片U17的管脚5，另一端接驱动芯片U17的管脚7；电阻R34一端接驱动芯片U17的管脚6，另一端接驱动芯片U17的管脚7。
在本实施例中，控制RS/485总线工作在半双工模式，采用主/从应答的传输方式。当上位机对从站点发起主叫申请以获取数据时，从站点锁存住当前数据输出，主叫申请共4字节(包含CRC校验码)，从站点在接收到主叫申请并CRC校验正确后，立即输出本从站点的数据帧，数据帧包含帧头、帧尾和CRC校验码。监测RS/485总线工作在半双工模式，采用主/从应答的传输方式，主要用来获取监测数据和版本信息。主站点每20ms内发起主叫申请，获取数据，2ms内未获取数据，即判为超时，以最近一次正确数据代替。监测RS/485总线同时用来实现参数装订和回路控制。
其中，A/D：Analog/Digital，模拟信号/数字信号；FPGA：Field ProgrammableGate Array，现场可编程门阵列；FIR：Finite Impulse Response，有限长单位冲激响应；CORDIC：Coordinate Rotation Digital Computer，坐标旋转数字计算；CRC：CyclicRedundancy Check，循环冗余校验。进一步，需要说明的是，所述三浮陀螺仪的数字解调系统中的电源包括：±12V信号电源，+5V逻辑电源，各电源之间相互隔离。
综上所述，本发明所述的三浮陀螺仪的数字解调系统可以实现对通过角度传感器采集得到的待测信号的快速、高精度的数字化解调；所述三浮陀螺仪的数字解调系统在动态范围、线性失真、噪声等方面的性能优点都远大于现有的模拟器件方案；特别是，几乎可以完全消除零点漂移问题。
其次，本发明所述的三浮陀螺仪的数字解调系统，可以对不同功能模块进行灵活选择、连接和控制，从而实现对灵敏度、频率的动态范围以及显示方式等功能的灵活改变，相比现有的计算方法更灵活、适用性更广。
此外，本发明所述的三浮陀螺仪的数字解调系统，FPGA现场可编程逻辑器件实现，其结构核心是规则的可编程门阵列，可灵活的实现不同的组合逻辑和时序逻辑，具有容量大、速度快、设计周期短等优点。相比现有的模拟方案，本发明方法可以很好的解决并行性和速度问题，应用更广。
本发明所述的三浮陀螺仪的数字解调系统除了可以实现对通过角度传感器采集得到的待测信号的快速、高精度的数字化解调之外，还可以用于实现对其他微弱信号的数字解调，可应用于高精度导航需求的航空、航天领域。
本说明中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (6)

1.一种三浮陀螺仪的数字解调系统，其特征在于，包括：角度传感器(1)、信号发生器(2)、前置放大器(3)、A/D转换电路(4)、恒温晶体振荡器(5)、FPGA现场可编程逻辑器件(6)、RS/485接口电路(7)和上位机(8)；
所述信号发生器(2)，用于产生所述标准正弦激磁信号；
所述角度传感器(1)安装在仪表本体上，用于敏感陀螺仪的转角，采集得到携带有陀螺仪转子位置信息的待测信号；以及，接收所述信号发生器(2)产生的标准正弦激磁信号；将所述待测信号加载到所述标准正弦激磁信号上形成正弦波调制波形信号，并输出至所述前置放大器(3)；
所述前置放大器(3)，用于对所述角度传感器(1)输出的正弦波调制波形信号进行放大，并输出；
所述A/D转换电路(4)，用于对经所述前置放大器(3)放大处理后的正弦波调制波形进行信号转换，得到待测数字信号，并输出；以及，接收所述信号发生器(2)产生的标准正弦激磁信号，对所述标准正弦激磁信号进行信号转换，得到标准数字信号，并输出；
所述恒温晶体振荡器(5)，用于为所述三浮陀螺仪的数字解调系统提供稳定的时钟信号；
所述FPGA现场可编程逻辑器件(6)，用于接收所述A/D转换电路(4)输出的待测数字信号和标准数字信号，根据所述标准数字信号对所述待测数字信号进行解算处理，得到解算结果，并将所述解算结果通过所述RS/485接口电路(7)输出到所述上位机(8)，实现回路闭环控制；
所述上位机(8)，用于接收所述解算结果，以及，通过所述RS/485接口电路(7)获取各监测量信息，以及，通过发送控制字的方式远程控制所述三浮陀螺仪的数字解调系统。
2.根据权利要求1所述的三浮陀螺仪的数字解调系统，其特征在于，所述角度传感器(1)为短路匝式传感器；
所述角度传感器(1)的激磁线圈和输出线圈均固定在所述角度传感器(1)的定子上；所述角度传感器(1)的短接线圈固定在所述角度传感器(1)的转子上。
3.根据权利要求1所述的三浮陀螺仪的数字解调系统，其特征在于，所述前置放大器(3)包括：仪表放大器AD620，电阻R1、电阻R2、电容C1、电容C2、电容C3和电容C4；
电阻R1的一端接仪表放大器AD620的管脚1，另一端接仪表放大器AD620的管脚8；
电阻R2的一端接仪表放大器AD620的管脚2，另一端接仪表放大器AD620的管脚3；
电容C1的一端接仪表放大器AD620的管脚2，另一端接仪表放大器AD620的管脚3；
电容C2的一端接仪表放大器AD620的管脚2，另一端接仪表放大器AD620的管脚3；
电容C3的一端接仪表放大器AD620的管脚4，另一端接参考地；
电容C4的一端接仪表放大器AD620的管脚7，另一端接参考地；
仪表放大器AD620的管脚4接到电源-12V；仪表放大器AD620的管脚7接到电源+12V；
仪表放大器AD620的管脚3接所述角度传感器(1)的输出信号正端；仪表放大器AD620的管脚2接所述角度传感器(1)的输出信号负端；
放大后的正弦波调制波形由仪表放大器AD620的管脚6输出。
4.根据权利要求1所述的三浮陀螺仪的数字解调系统，其特征在于，所述A/D转换电路(4)，包括：A/D转换芯片、电阻R4、电阻R5、电阻R7、电阻R8，电容C20、电容C21、电容C22、电容C23、电容C24、电容C25、电容C26、电容C27、电容C28、电容C29、电容C30、电容C31、电容C32，瞬态抑制二极管TV3、电感L1、电感L2、电源芯片U1和电源芯片U2；
电阻R7的一端接A/D转换芯片的A1通道，另一端接所述信号发生器(2)的输出；
电容C20接在所述A/D转换芯片的A1通道与模拟地之间；
电阻R8的一端接A/D转换芯片的A0通道，另一端接所述前置放大器(3)的输出；
电容C32接在所述A/D转换芯的A0通道与模拟地之间；
电阻R4的一端接A/D转换芯片的管脚27，另一端接数字参考电压；
电阻R5的一端接A/D转换芯片的管脚27，另一端接数字地；
电容C27和瞬态抑制二极管TV3的两端均分别连接数字参考电压和数字地；
电容C28的一端接A/D转换芯片的管脚57，另一端接模拟地；
电容C29的一端接A/D转换芯片的管脚55，另一端接模拟地；
电容C30的一端接A/D转换芯片的管脚53，另一端接模拟地；
电容C31的一端接A/D转换芯片的管脚50，另一端接模拟地；
电感L1接在信号地和模拟地之间；
电感L2接在信号地和数字地之间；
电源芯片U2的输入管脚I连接12V电源，输出管脚O的输出信号为模拟参考电压，地管脚G连接模拟地；其中，在电源芯片U2的输入管脚I和出管脚O与模拟地之间分别连接有电容C21和电容C22；
电源芯片U1的输入管脚I连接5V电源，输出管脚O的输出信号为数字参考电压，地管脚G连接数字地；其中，在电源芯片U1的输入管脚I与数字地之间并联有电容C23和电容C25；在电源芯片U1的输出管脚O与数字地之间并联有电容C24与电容C26。
5.根据权利要求1所述的三浮陀螺仪的数字解调系统，其特征在于，所述FPGA现场可编程逻辑器件(6)，包括：数据采集控制模块、数据处理模块和锁相环模块；
所述数据采集控制模块，用于接收所述上位机(8)发送的控制信号，根据所述控制信号对所述A/D转换电路(4)进行采样控制，并从所述A/D转换电路(4)中读取待测数字信号和标准数字信号；将读取的待测数字信号和标准数字信号发送至数据处理模块；
所述数据处理模块，用于对所述标准数字信号进行移相处理，得到一对与待测数字信号同频的正交正弦波参考数字信号；对所述待测数字信号和所述一对参考数字信号进行互相关运算，得到合成信号；通过所述数据处理模块中的数字低通滤波器，滤除所述合成信号中含有(2ωt)的高频分量，得到同向分量和正交分量；根据所述同向分量和正交分量确定所述待测信号的幅度和相位；将确定的待测信号的幅度和相位通过所述RS/485接口电路(7)输出到所述上位机(8)。
6.根据权利要求1所述的三浮陀螺仪的数字解调系统，其特征在于，所述RS/485接口电路(7)包括：控制通道和监测通道；
所述控制通道包括：驱动芯片U14、电阻R37、电阻R38、电阻R39、电阻R40、电阻R41、电阻R42、电阻R43和三极管Q1；其中，驱动芯片U14的管脚4接FPGA现场可编程逻辑器件(6)的数据输出端TX1；驱动芯片U14的管脚3与管脚2短接；驱动芯片U14的管脚6为控制通道的数据正端；驱动芯片U14的管脚7为控制通道的数据负端；驱动芯片U14的管脚8接5V电源；驱动芯片U14的管脚5接通信地；电阻R38的一端接RS/485接口电路(7)的数据接收端RX1，另一端接驱动芯片U14的管脚1；电阻R40的一端接5V电源，另一端连接驱动芯片U14的管脚2；电阻R37的一端接RS/485接口电路(7)的数据接收端RX1，另一端接通信地；电阻R39的一端接RS/485接口电路(7)的方向信号DIR1，另一端接三极管Q1的基极；三极管Q1的集电极接驱动芯片U14的管脚2，发射极接通信地；电阻R42的一端接驱动芯片U14的管脚8，另一端接驱动芯片U14的管脚6；电阻R43的一端接驱动芯片U14的管脚5，另一端接驱动芯片U14的管脚7；电阻R41的一端接驱动芯片U14的管脚6，另一端接驱动芯片U14的管脚7；
所述监测通道包括：驱动芯片U17、电阻R30、电阻R31、电阻R32、电阻R33、电阻R34、电阻R35、电阻R36和三极管Q2；其中，驱动芯片U17的管脚4接FPGA现场可编程逻辑器件(6)的数据输出端TX2；驱动芯片U17的管脚3与管脚2短接；驱动芯片U17的管脚6为监测通道的数据正端；驱动芯片U17的管脚7为监测通道的数据负端；驱动芯片U17的管脚8接5V电源；驱动芯片U17的管脚5接通信地；电阻R30的一端接RS/485接口电路(7)的数据接收端RX2，另一端接驱动芯片U17的管脚1；电阻R33的一端接5V电源，另一端接驱动芯片U17的管脚2；电阻R31的一端接RS/485接口电路(7)的数据接收端RX2，另一端接通信地；电阻R32的一端接RS/485接口电路(7)的方向信号DIR2，另一端连接三极管Q2的基极；三极管Q2的集电极接驱动芯片U17的管脚2，发射极接通信地；电阻R35的一端接驱动芯片U17的管脚8，另一端接驱动芯片U17的管脚6；电阻R36的一端连接驱动芯片U17的管脚5，另一端接驱动芯片U17的管脚7；电阻R34一端接驱动芯片U17的管脚6，另一端接驱动芯片U17的管脚7。
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