CN107210065B - 动态标签比较电路以及相关系统和方法 - Google Patents

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Abstract

本发明提供采用P型场效应晶体管PFET‑显性评估电路以减少评估时间且因此提高电路性能的动态标签比较电路。动态标签比较电路可被用作或被提供为可搜索存储器(例如，作为非限制性实例，寄存器堆或内容可寻址存储器CAM)的部分。所述动态标签比较电路包含一或多个PFET‑显性评估电路，所述一或多个PFET‑显性评估电路由用作逻辑以执行比较逻辑功能的一或多个PFET组成。所述PFET‑显性评估电路被配置成接收输入搜索数据且比较所述输入搜索数据与可搜索存储器中所含有的标签(例如，地址或数据)，以确定所述输入搜索数据是否含于所述存储器中。所述PFET‑显性评估电路被配置成基于所述所接收输入搜索数据是否含于所述可搜索存储器中的评估而控制所述动态标签比较电路中动态节点上的电压/值。

Description

动态标签比较电路以及相关系统和方法
优先权申请
本申请案主张于2015年2月23日提交且名称为“P型场效应晶体管(PFET)-显性动态逻辑电路以及相关系统和方法(P-TYPE FIELD-EFFECT TRANSISTOR(PFET)-DOMINANTDYNAMIC LOGIC CIRCUITS,AND RELATED SYSTEMS AND METHODS)”的美国临时专利申请案第62/119,769号的优先权，所述申请案以全文引用的方式并入本文中。
本申请案还于主张2015年9月22日提交且名称为“采用P型场效应晶体管(PFET)-显性评估电路以减少评估时间的动态标签比较电路以及相关系统和方法(DYNAMIC TAGCOMPARE CIRCUITS EMPLOYING P-TYPE FIELD-EFFECT TRANSISTOR(PFET)-DOMINANTEVALUATION CIRCUITS FOR REDUCED EVALUATION TIME,AND RELATED SYSTEMS ANDMETHODS)”的美国专利申请案第14/860,844号的优先权，所述申请案以全文引用的方式并入本文中。
技术领域
本发明的技术大体上涉及由时钟信号计时的动态逻辑电路，且更具体地说，涉及提高动态逻辑电路的速度性能。
背景技术
相比于静态逻辑电路，动态逻辑电路提供显著的性能优势。动态逻辑电路减小了在逻辑评估期间的晶体管栅极电容。就此而言，举例来说，常规处理器贯穿其性能关键逻辑设计含有许多动态逻辑电路的例子，以提供对逻辑评估的更快评估。
就此而言，图1是作为动态逻辑电路的实例的“与非”动态逻辑电路100的电路图。“与非”动态逻辑电路100在预充电阶段对动态节点(DYN)102电压预充电。当时钟信号(CLK)108较低时，运用预充电电路106中的P型场效应晶体管(PFET)104将动态节点(DYN)102预充电到电压Vdd，从而在动态节点(DYN)102处提供电压Vdd。这是因为PFET 104传递强逻辑“1”或电压Vdd，以使得动态节点(DYN)102被充电到电压Vdd，这与采用(例如)N型FET(NFET)时仅阈值电压Vt低于电压Vdd的情况截然相反。归因于反相器112，动态节点(DYN)102处的电压Vdd将输出节点(OUT)110的电压转变成接地电压(GND)。
接着，一旦在评估阶段时钟信号108变高，预充电电路106中的PFET 104便变成无源。“与非”动态逻辑电路100分别基于输入A和输入B运用下拉逻辑电路116中的N型FET(NFET)114(1)、114(2)来评估所述逻辑，以使得评估阶段将快速地进行评估。如果输入A和输入B的状态是输入A＝电压Vdd且输入B＝电压Vdd，那么下拉逻辑电路116中的NFET 114(1)、114(2)将是有源的。这导致评估阶段中的串联NFET 114(1)、114(2)，118将动态节点(DYN)102拉到接地电压(GND)，从而导致输出节点(OUT)110转变成电压Vdd。否则，如果输入A＝接地电压GND或输入B＝接地电压GND，那么由于堆叠式PFET保持器电路120将动态节点(DYN)102保持在电压Vdd处，因此在评估阶段期间动态节点(DYN)102电压保持在电压Vdd处。因此，归因于反相器112，输出节点(OUT)110相应地保持在接地电压(GND)处。
发明内容
本发明的方面涉及采用P型场效应晶体管(PFET)-显性评估电路以减少评估时间的动态标签比较电路。也揭示相关系统和方法。作为一个实例，动态逻辑电路可设置于处理器中以执行逻辑操作。动态逻辑电路通常比静态逻辑电路对应部分快，这是因为动态逻辑电路减小了在逻辑评估期间的晶体管栅极电容。由于电路延迟与输出电容成正比，因此动态逻辑电路的延迟通常低于静态逻辑电路。已观察到，随着节点技术的大小缩小，PFET驱动电流(即，驱动强度)超出用于类似尺寸FET的N型FET(NFET)驱动电流。这是由于FET制造中引入应变硅，从而减小了电荷载子的有效质量。
就此而言，在本文中所揭示的示范性方面中，动态标签比较电路的限制条件是采用PFET-显性评估电路，以减少评估时间，且因此提高电路性能。动态标签比较电路可被用于或被用作可搜索存储器(例如，作为非限制性实例，寄存器堆或内容可寻址存储器(CAM))的部分。所述动态标签比较电路包含一或多个PFET-显性评估电路，所述一或多个PFET-显性评估电路由用作逻辑以执行比较逻辑功能的一或多个PFET组成。一或多个PFET-显性评估电路被配置成接收输入搜索数据且比较输入搜索数据与可搜索存储器中含有的输入存储数据(例如，标签地址或标签数据)，以确定所述输入搜索数据是否含于可搜索存储器中。所述PFET-显性评估电路被配置成基于所接收输入搜索数据是否含于可搜索存储器中的评估而控制动态标签比较电路中的动态节点上的电压/值。所述动态标签比较电路可提供或进一步调节动态节点上的电压/值，以提供指示所接收的输入搜索数据是否含于可搜索存储器中的匹配输出。
就此而言，在一个实例中，由于PFET-显性评估电路中的PFET能够传递强逻辑‘1’电压/值(即，供应电压)，因此将NFET-显性预放电电路设置于动态标签比较电路中。设置NFET-显性预放电电路以将动态标签比较电路中的动态节点完全放电到逻辑‘0’电压/值(例如，接地电压)，这是因为NFET能够传递强逻辑‘0’电压/值。因此，如果PFET-显性评估电路评估所接收的输入搜索数据含于可搜索存储器中，那么PFET-显性评估电路被配置成将动态节点充电到逻辑‘1’电压/值。
就此而言，在一个示范性方面中，提供动态标签比较电路。动态标签比较电路包括耦合到评估节点的预放电电路。预放电电路被配置成在预放电阶段期间使评估节点预放电。动态标签比较电路包括PFET-显性评估电路，所述PFET-显性评估电路包括：至少一个搜索数据输入，其被配置成接收至少一个输入搜索数据；和至少一个存储数据输入，其被配置成接收至少一个输入存储数据。PFET-显性评估电路被配置成基于至少一个输入搜索数据与至少一个输入存储数据的比较在评估阶段对评估节点充电。
在另一示范性方面中，提供动态标签比较电路。动态标签比较电路包括用于在预放电阶段期间使评估节点预放电的装置。动态标签比较电路还包括用于比较至少一个输入搜索数据与至少一个输入存储数据的装置。用于比较的装置包括用于接收至少一个输入搜索数据的装置，用于接收至少一个输入存储数据的装置，和用于基于至少一个输入搜索数据与至少一个输入存储数据的比较在评估阶段对评估节点充电的装置。
在另一示范性方面中，提供执行可搜索存储器中搜索数据与存储数据的动态逻辑比较的方法。所述方法包括在预放电阶段期间使评估节点预放电。所述方法还包括在PFET-显性评估电路中至少一个搜索数据输入上接收至少一个输入搜索数据。所述方法还包括在PFET-显性评估电路中至少一个存储数据输入上接收至少一个输入存储数据。所述方法还包括在PFET-显性评估电路中比较所接收的至少一个输入搜索数据与所接收的至少一个输入存储数据。所述方法还包括基于所接收的至少一个输入搜索数据与所接收的至少一个输入存储数据的比较在评估阶段对评估节点充电。
在另一示范性方面中，提供存储器系统。存储器系统包括存储器，所述存储器包括多个位单元，每一位单元被配置成响应于搜索操作而存储数据位且将数据位传递到至少一个位线。存储器系统还包括PFET-显性标签比较电路。PFET-显性标签比较电路包括耦合到评估节点的至少一个预放电电路，所述至少一个预放电电路被配置成在预放电阶段期间使评估节点预放电。PFET-显性标签比较电路还包括多个PFET-显性评估电路。多个PFET-显性评估电路中的每一PFET-显性评估电路包括：至少一个搜索数据输入，其被配置成接收至少一个输入搜索位；至少一个存储数据输入，其被配置成从多个位单元中的一个位单元的至少一个位线中接收至少一个输入存储位，且每一PFET-显性评估电路比较至少一个输入搜索位与至少一个输入存储位。多个PFET-显性评估电路各自被配置成基于至少一个输入搜索位与至少一个输入存储位的比较在评估阶段对评估节点充电。
附图说明
图1是示范性“与非”动态逻辑电路的电路图；
图2是说明N型场效应晶体管(NFET)和P型FET(PFET)技术的相对饱和漏极电流(IDSAT)随技术节点大小而变的曲线图；
图3是包含动态标签比较电路的示范性存储器系统的框图，所述动态标签比较电路包含被配置成比较所接收的输入数据与存储于存储器系统中可搜索存储器中的数据的多个PFET-显性评估电路；
图4A说明包含图4中动态标签比较电路的存储器系统的更多示范性细节，包含其中所设置的PFET-显性评估电路的额外示范性细节；
图4B说明图4A中存储器系统中的动态标签比较电路的详细视图；
图5是说明图4A和4B中存储器系统中动态标签比较电路的示范性过程的流程图，所述动态标签比较电路执行PFET-显性评估电路中的比较逻辑功能以比较可搜索存储器中所接收的输入搜索数据与输入存储数据，从而确定所接收的输入搜索数据是否含于可搜索存储器中；以及
图6是根据本文中所揭示的任何方面的示范性基于处理器的系统的框图，所述示范性基于处理器的系统可包含采用PFET-显性评估电路的动态标签比较电路。
具体实施方式
现在参看图式，描述本揭示的若干示范性方面。单词“示范性”在本文中使用意指“充当实例、例子或说明”。本文中描述为“示范性”的任何方面不必解释为比其它方面优选或有利。
如图2中曲线图200中所展示，已观察到随着节点技术的大小缩小，PFET驱动电流(即，驱动强度)超出用于类似尺寸FET的NFET驱动电流。这是由于FET制造中引入应变硅，从而减小了电荷载子的有效质量。如图2中所说明，X轴202上的是以纳米(nm)为单位的技术节点大小。Y轴204上的是NFET的饱和漏极电流(IDSAT,N)与PFET的饱和漏极电流(IDSAT,P)的比率。比率线206上展示随技术节点大小(以nm为单位)而变的IDSAT,N与IDSAT,P的比率。如图2中比率线206所展示，相比于类似尺寸的NFET，PFET驱动强度随技术节点大小的减小而增大。在点208处，比率线206越过NFET驱动电流与PFET驱动强度的比率1.0。因此在此实例中，PFET的驱动强度大于类似尺寸NFET的驱动强度。
就此而言，动态逻辑电路是一种采用FET评估逻辑条件的电路。作为实例，动态逻辑电路可设置于处理器中以执行逻辑操作。动态逻辑电路可能比静态逻辑电路对应部分快，这是因为动态逻辑电路减小了在逻辑评估期间的晶体管栅极电容。由于电路延迟与输出电容成正比，因此动态逻辑电路的延迟通常低于静态逻辑。已观察到，随着节点技术的大小缩小，PFET驱动电流(即，驱动强度)超出用于类似尺寸FET的NFET驱动电流。这是由于FET制造中引入应变硅，从而减小电荷载子的有效质量，由此提高电荷载子有效移动率。如下文饱和驱动电流(IDSAT)方程式中所展示，电荷载子有效移动率的提高使得的饱和驱动电流(IDSAT)增大。
IDSAT＝1/2μCox W/L(VGS-VTH)2
其中：
IDSAT＝饱和驱动电流，
‘μ’是电荷载子有效移动率，
‘W’是栅极宽度，
‘L’是栅极长度，
‘Cox’是氧化物层的电容；
‘VGS’是栅极-源极电压(VGS)，且
‘VTH’是阈值电压。
FET制造中的应变硅有益于使电洞的有效移动率超过电子的有效移动率。出于这个原因，PFET IDSAT相对于NFET IDSAT得到显著改善。因此，基于此认知，动态逻辑电路的限制条件是采用PFET-显性评估电路，以减少评估时间，且因此提高电路性能。PFET-显性评估电路包含一或多个PFET电路。PFET电路被配置成基于一或多个数据输入评估逻辑条件。因此，PFET-显性评估电路可减少动态逻辑电路中的评估时间，且因此提高基于PFET电路驱动电流(即，驱动强度)的电路性能。
在下文所论述的实例中，由于PFET-显性评估电路中的PFET能够传递强逻辑‘1’电压/值，因此NFET-显性预放电电路可设置于采用PFET-显性评估电路的动态逻辑电路中。设置NFET-显性预放电电路，以将动态逻辑电路中的动态节点放电到逻辑‘0’电压/值，这是因为NFET能够传递强逻辑‘0’电压/值。因此，PFET-显性评估电路可被配置成通过其能够基于评估结果传递强逻辑‘1’电压/值的能力来将动态节点充电到逻辑‘1’电压/值。
就此而言，图3是采用多个动态标签比较电路302(0)到302(N)作为动态逻辑电路类型的示范性动态标签比较系统300的框图。在此实例中，动态标签比较系统300设置于包含可搜索存储器306的存储器系统304中。存储器系统304可设置于基于中央处理单元(CPU)的系统308或其它处理器(作为非限制性实例，包含芯片上系统(SoC)310)中。举例来说，作为非限制性实例，可搜索存储器306可以是寄存器堆或内容可寻址存储器(CAM)。N+1个动态标签比较电路302(0)到302(N)设置于动态标签比较系统300中，以使得包括N+1个输入搜索位314(0)到314(N)的具有N+1位宽度的输入搜索数据312可在相应的搜索数据输入316(0)到316(N)上被接收。包括输入存储位320(0)到320(N)的输入存储数据318的N+1位在动态标签比较电路302(0)到302(N)的相应存储数据输入322(0)到322(N)上被接收。输入存储位320(0)到320(N)存储于可搜索存储器306中的相应标签单元324(0)到324(N)中。应注意，尽管仅展示标签单元324(0)到324(N)中的一个(1)，但可搜索存储器306可含有多行标签单元324(0)到324(N)。动态标签比较电路302(0)到302(N)被配置成以逐位方式比较选定行标签单元324(0)到324(N)的相应输入搜索位314(0)到314(N)与输入存储位320(0)到320(N)，以确定输入搜索数据312是否含于可搜索存储器306中。
继续参看图3，动态标签比较电路302(0)到302(N)中的每一者具有比较输出326(0)到326(N)，所述比较输出326(0)到326(N)提供来自动态标签比较电路302(0)到302(N)的相应比较输出信号328(0)到328(N)，其指示相应的输入搜索位314(0)到314(N)是否匹配相应的输入存储位320(0)到320(N)。比较输出信号328(0)到328(N)被提供到具有“与”门330(1)到330(3)形式的额外逻辑，在此实例中所述比较输出信号328(0)到328(N)被配置成评估所有相应的输入搜索位314(0)到314(N)是否匹配相应的输入存储位320(0)到320(N)。如果在此实例中所有相应的输入搜索位314(0)到314(N)匹配相应的输入存储位320(0)到320(N)，那么在匹配输出334上生成匹配输出信号332(例如，逻辑‘1’)，指示输入搜索数据312含于可搜索存储器306中。输入搜索数据312可被认作“标签”。如果在此实例中所有相应的输入搜索位314(0)到314(N)不匹配相应的输入存储位320(0)到320(N)，那么在匹配输出334上生成匹配输出信号332(例如，逻辑‘0’)，指示输入搜索数据312不含于可搜索存储器306中。
如将下文关于图4A和4B更详细地论述，在此实例中，图3中动态标签比较系统300中的动态标签比较电路302(0)到302(N)各自采用PFET-显性评估电路。PFET-显性评估电路被配置成执行对存储于可搜索存储器306中的相应输入搜索位314(0)到314(N)与相应输入存储位320(0)到320(N)之间的逻辑比较的评估。以此方式，随着节点技术的大小缩小，动态标签比较电路302(0)到302(N)中PFET-显性评估电路中的PFET驱动电流(即，驱动强度)将允许PFET-显性评估电路执行快于用于类似尺寸FET的相当基于NFET评估电路的比较逻辑功能。
就此而言，图4A和4B说明图3中存储器系统304的更多示范性细节，以进一步更详细地说明包含于其中的动态标签比较电路302(0)到302(N)和PFET-显性评估电路。图4A说明图3中存储器系统304的更多示范性细节。图4B是存储器系统304中动态标签比较电路302(0)到302(N)的详图，所述动态标签比较电路302(0)到302(N)包含其中所设置的PFET-显性评估电路，以评估相应的输入搜索位314(0)到314(N)与相应的输入存储位320(0)到320(N)的比较。图4A和4B将彼此结合而论述。
如图4A中所展示，展示设置于可搜索存储器306中的一行标签单元324(0)到324(N)的更多示范性细节。在此实例中，标签单元324(0)到324(N)以静态随机存取存储器(SRAM)位单元400(0)到400(N)(还被称作“位单元400(0)到400(N)”)的形式被提供。在此实例中，作为非限制性实例，例如使用位单元400(0)作为其它位单元400(1)到400(N)的代表，将位单元400(0)设置于六(6)晶体管(6-T)架构中。两个交叉耦合的反相器402(0)(T)、反相器402(0)(C)设置于位单元400(0)中的存储电路404中，以存储真存储位406(0)(T)和互补存储位406(0)(C)。这允许对位单元400(0)中的存储数据的差分传感，以使得读取操作更加准确。两(2)个存取晶体管408(0)(T)、存取晶体管408(0)(C)也设置于位单元400(0)中，所述两(2)个存取晶体管408(0)(T)、存取晶体管408(0)(C)通过字线(WL)410进行栅极激活，以选择用于读取操作和写入操作的位单元400(0)到400(N)的所要行。在动态标签比较系统300的此当前实例中，在位单元400(0)到400(N)上执行读取操作。存取晶体管408(0)(T)、408(0)(C)被配置成将真存储位406(0)(T)和互补存储位406(0)(C)提供到相应的真位线412(0)(T)和互补位线412(0)(C)，以将用于每一位单元400(0)到400(N)的真存储位406(0)(C)和互补存储位406(0)(T)提供到相应的动态标签比较电路302(0)到302(N)。
应注意，在此实例中，图4A中位单元400(0)到400(N)中的存取晶体管408(0)(T)到408(N)(T)、存取晶体管408(0)(C)到408(N)(C)用作相应的PFET，其还可提供位单元400(0)到400(N)中更快的读取操作，但并不需要此更快读取操作。作为另一实例，位单元400(0)到400(N)中的存取晶体管408(0)(T)到408(N)(T)、存取晶体管408(0)(C)到408(N)(C)可以是NFET。
继续参看图4A，将用于可搜索存储器306中每一位单元400(0)到400(N)的真存储位406(0)(T)到406(N)(T)作为动态标签比较电路302(0)到302(N)中的真输入存储位320(0)(T)到320(N)(T)提供到相应的真存储数据输入322(0)(T)到322(N)(T)。将用于可搜索存储器306中的每一位单元400(0)到400(N)的互补存储位406(0)(C)到406(N)(C)作为动态标签比较电路302(0)到302(N)中的互补输入存储位320(0)(C)到320(N)(C)提供到相应的互补存储数据输入322(0)(C)到322(N)(C)。分别将真输入搜索位314(0)(T)到314(N)(T)和互补输入搜索位314(0)(C)到314(N)(C)提供到动态标签比较电路302(0)到302(N)的相应真搜索数据输入316(0)(T)到316(N)(T)和互补搜索数据输入316(0)(C)到316(N)(C)。每一动态标签比较电路302(0)到302(N)含有各自耦合到评估节点416的PFET-显性评估电路414(0)到414(N)。PFET-显性评估电路414(0)到414(N)各自被配置成评估来自可搜索存储器306的真输入存储位320(0)(T)到320(N)(T)与相应互补输入搜索位314(0)(C)到314(N)(C)之间的比较逻辑操作。PFET-显性评估电路414(0)到414(N)还被配置成评估来自可搜索存储器306的互补输入存储位320(0)(C)到320(N)(C)与相应真输入搜索位314(0)(T)到314(N)(T)之间的比较逻辑操作。如下文将更详细地论述，在此实例中，基于相应的评估，PFET-显性评估电路414(0)到414(N)各自被配置成，如果相应的真存储和搜索输入位与互补存储和搜索输入位之间存在不匹配，那么在评估阶段对评估节点416充电。PFET-显性评估电路414(0)到414(N)能够基于评估的结果传递强逻辑‘1’电压/值。
继续参看图4A，在PFET-显性评估电路414(0)到414(N)各自被配置成在评估阶段对评估节点416充电以执行其评估之前，动态标签比较系统300在预放电阶段使评估节点416预放电。就此而言，图4A中的动态标签比较系统300包含预放电电路418。预放电电路418耦合于评估节点416与接地节点(GND)之间。在此实例中，预放电电路418由NFET-显性预放电电路420组成，所述NFET-显性预放电电路420由NFET 422组成。NFET 422能够在预放电阶段期间将强逻辑‘0’电压/值传递到评估节点416。预放电电路418被配置成被激活以基于在预放电阶段激活NFET 422的时钟信号424，将评估节点416预放电到接地节点(GND)的电压(例如，此实例中的逻辑‘0’)。因此，由于PFET-显性评估电路414(0)到414(N)被配置成响应于输入搜索位314与输入存储位320之间的不匹配而对评估节点416充电，因此保持预放电到接地节点(GND)的电压的评估节点416指示真输入搜索位314(0)(T)到314(N)(T)匹配真输入存储位320(0)(T)到320(N)(T)，且互补输入搜索位314(0)(C)到314(N)(C)匹配互补输入存储位320(0)(C)到320(N)(C)。
为进一步解释相应动态标签比较电路302(0)到302(N)中PFET-显性评估电路414(0)到414(N)的评估操作，提供图4B。图4B包含(例如)动态标签比较电路302(0)的详细视图，以进一步解释PFET-显性评估电路414(0)的评估阶段。PFET-显性评估电路414(0)的解释同样适用于动态标签比较电路302(1)到302(N)中的其它PFET-显性评估电路414(1)到414(N)。
就此而言，参看图4B，PFET-显性评估电路414(0)由第一PFET电路426(0)(0)和第二PFET电路426(0)(1)组成。第一PFET电路426(0)(0)包含第一PFET 428(0)(0)和第二PFET428(0)(1)。第一PFET 428(0)(0)的栅极(G)是被配置成接收真输入存储位320(0)(T)的真存储数据输入322(0)(T)。第二PFET 428(0)(1)的栅极(G)是被配置成接收互补输入搜索位314(0)(C)的互补搜索数据输入316(0)(C)。类似地，PFET-显性评估电路414(0)中的第二PFET电路426(0)(1)包含第一PFET 430(0)(0)和第二PFET 430(0)(1)。第一PFET 430(0)(0)的栅极(G)是被配置成接收互补输入存储位320(0)(C)的互补存储数据输入322(0)(C)。第二PFET 430(0)(1)的栅极(G)是被配置成接收真输入搜索位314(0)(T)的真搜索数据输入316(0)(T)。以此方式，PFET-显性评估电路414(0)被配置成比较真输入存储位320(0)(T)与互补输入搜索位314(0)(C)。PFET-显性评估电路414(0)还被配置成比较互补输入存储位320(0)(C)与真输入搜索位314(0)(T)。对于存储于可搜索存储器306中以匹配输入搜索数据312的输入存储数据318，真输入存储位320(T)与互补输入搜索位314(C)之间应存在不匹配且反之亦然。举例来说，如果真输入存储位320(0)(T)是逻辑‘0’且互补输入搜索位314(0)(C)也是逻辑‘0’，那么第一PFET428(0)(0)和第二PFET428(0)(1)将被激活以使得第一PFET电路426(0)(0)将评估节点416充电到电压Vdd，这意味着标签位不匹配。然而，如果真输入存储位320(0)(T)是逻辑‘0’且互补输入搜索位314(0)(C)是逻辑‘1’，那么第二PFET428(0)(1)将不被激活，以使得第一PFET电路426(0)(0)将不将评估节点416充电到电压Vdd，这意味着标签位匹配。因此，如果评估节点416不由动态标签比较系统300中的PFET-显性评估电路414(0)到414(N)中的一个充电，那么标签匹配出现，这意味着输入搜索数据312匹配可搜索存储器306中用于标签单元324(0)到324(N)的选定行的输入存储数据318。
应注意，继续参看图4B，即使真输入存储位320(0)(T)和互补输入搜索位314(0)(C)皆是逻辑‘1’，评估节点416也将被充电，以指示标签不匹配。第一PFET电路426(0)(0)中的第一PFET 428(0)(0)和第二PFET 428(0)(1)将不被激活以对评估节点416充电，这是因为真输入存储位320(0)(T)和互补输入搜索位314(0)(C)是逻辑‘1’值。然而，这意味着互补输入存储位320(0)(C)和真输入搜索位314(0)(T)将是逻辑‘0’。因此，此不匹配将使第二PFET电路426(0)(1)中的第一PFET 430(0)(0)和第二PFET 430(0)(1)被激活以使得PFET-显性评估电路414(0)中的第二PFET电路426(0)(1)将评估节点416充电到电压Vdd，这指示标签不匹配。
为提供指示输入搜索数据312是否匹配可搜索存储器306中用于标签单元324(0)到324(N)的选定行的输入存储数据318的匹配输出信号332，动态标签比较系统300还包含如图4A中所展示且在图4B中更详细说明的保持器电路432。保持器电路432被配置成如果真输入搜索位314(0)(T)到314(N)(T)与真输入存储位320(0)(T)到320(N)(T)之间存在匹配，或互补输入搜索位314(0)(C)到314(N)(C)与互补输入存储位320(0)(C)到320(N)(C)之间存在匹配，那么维持或“保持”评估节点416上接地节点(GND)的先前预放电电压。如上文所论述，然而如果真输入搜索位314(0)(T)到314(N)(T)与真输入存储位320(0)(T)到320(N)(T)之间存在不匹配，或互补输入搜索位314(0)(C)到314(N)(C)与互补输入存储位320(0)(C)到320(N)(C)之间存在不匹配，那么PFET-显性评估电路414(0)到414(N)被配置成将评估节点416充电到电压Vdd，这指示不匹配。因此，如果确定无不匹配，那么在预放电阶段期间对接地节点(GND)(即，逻辑‘0’)预放电的评估节点416保持预放电。这将使得“与非”门434激活保持器电路432中的NFET 436，如图4B中所展示，所述NFET 436被激活以响应于激活NFET 438的启用信号440而继续下拉评估节点416到接地。“与非”门434的输出提供匹配输出334，以提供指示输入搜索位314是否匹配输入存储位320的匹配输出信号332。在此实例中，为逻辑‘1’的匹配输出信号332指示匹配。
图5是说明图4A和4B中动态标签比较电路302(0)到302(N)的示范性过程500的流程图，所述动态标签比较电路通过采用PFET-显性评估电路414(0)到414(N)来执行比较逻辑功能，以比较可搜索存储器306中所接收的输入搜索数据312(例如，真输入搜索位314(0)(T)到314(N)(T)和互补输入搜索位314(0)(C)到314(N)(C))与所接收的输入存储数据318(例如，真输入存储位320(0)(T)到320(N)(T)和互补输入存储位320(0)(C)到320(N)(C))，从而确定所接收的输入搜索数据312是否含于可搜索存储器306中。就此而言，过程500首先涉及在预放电阶段期间使评估节点416预放电的预放电电路418(框502)。PFET-显性评估电路414(0)到414(N)在搜索数据输入316上接收输入搜索数据312(框504)。PFET-显性评估电路414(0)到414(N)还在存储数据输入322上接收输入存储数据318(框506)。PFET-显性评估电路414(0)到414(N)比较所接收的输入搜索数据312与所接收的输入存储数据318(框508)。PFET-显性评估电路414(0)到414(N)基于所接收的输入搜索数据312与所接收的输入存储数据318的比较在评估阶段对评估节点416充电。如上文先前所论述，在图4A和4B中的动态标签比较系统300的实例中，如果所接收的输入搜索数据312与所接收的输入存储数据318之间存在不匹配，那么PFET-显性评估电路414(0)到414(N)对评估节点416充电(框510)。然而注意，PFET-显性评估电路可设置于动态标签比较系统300中，所述PFET-显性评估电路被配置成如果所接收的输入搜索数据312与所接收的输入存储数据318之间存在匹配，那么对评估节点416充电。
根据本文中所揭示方面的采用PFET-显性评估电路的动态标签比较电路可设置于或集成到任何基于处理器的装置中。实例包含(但不限于)机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器和便携式数字视频播放器。
就此而言，图6说明根据上文所论述的任何特定方面的基于处理器的系统600的实例，所述基于处理器的系统600可采用动态逻辑电路601。在本实例中，基于处理器的系统600包含一或多个中央处理单元(CPU)602，每一中央处理单元包含一或多个处理器604。作为非限制性实例，本文中所揭示的动态逻辑电路601可包含于用于翻译后援缓冲器(TLB)的CPU 602中，以用于执行虚拟地址到实际地址翻译的标签比较。CPU 602可具有耦合到处理器604以用于快速存取临时存储的数据的高速缓冲存储器606。作为非限制性实例，本文中所揭示的动态逻辑电路601可包含于用于高速缓冲条目标签比较操作的高速缓冲存储器606中。CPU 602耦合到系统总线608，且可将包含在基于处理器的系统600中的主装置和从装置互相耦合。如所熟知，CPU 602通过经由系统总线608交换地址、控制和数据信息而与这些其它装置通信。举例来说，CPU 602可将总线事务请求传送到(例如)从装置的存储器系统612中的存储器控制器610。尽管图6中未说明，但是可以提供多个系统总线608，其中每一系统总线608构成不同构造。在此实例中，存储器控制器610被配置成将存储器存取请求提供到存储器系统612中的存储器阵列614。作为非限制性实例，本文中所揭示的动态逻辑电路601可包含于存储器系统612(例如，存储器控制器610)中，以用于执行对存储器阵列614中的数据的查询。
其他装置可连接到系统总线608。如图6中所说明，作为实例，这些装置可包含存储器系统612、一或多个输入装置616、一或多个输出装置618、一或多个网络接口装置620，以及一或多个显示控制器622。输入装置616可包含任何类型的输入装置，包含但不限于输入键、开关、话音处理器等。输出装置618可包含任何类型的输出装置，包含但不限于音频、视频、其它视觉指示器等。网络接口装置620可以是被配置成允许数据与网络624间的交换的任何装置。网络624可以是任何类型的网络，包含但不限于有线网络或无线网络、私人网络或公共网络、局域网(LAN)、广域网(WLAN)和因特网。网络接口装置620可被配置成支持所要的任何类型的通信协议。
CPU 602还可被配置成经由系统总线608存取显示控制器622，以控制发送到一或多个显示器626的信息。显示控制器622将信息发送到显示器626，所述信息经由将待显示信息处理成适合于显示器626的格式的一或多个视频处理器628而显示。显示器626可包含任何类型的显示器，包含(但不限于)阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
应注意，本揭示中所使用的PFET和NFET可包含是金属氧化物半导体(MOS)的PMOSFET和NMOSFET。本文中所论述的PFET和NFET可包含除金属外其它类型的氧化物层。还应注意，本文中所揭示的任何辅助电路可提供本文中所揭示的位单元的位线和位线互补中的任一者或两者。
所属领域的技术人员将进一步了解，结合本文中所揭示的各方面所描述的各种说明性逻辑块、模块、电路和算法可被实施为电子硬件、存储于存储器或另一计算机可读媒体中且由处理器或其它处理装置执行的指令，或此两者的组合。作为实例，本文中所描述的主装置和从装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文揭示的存储器可以是任何类型和大小的存储器，且可被配置成存储所需的任何类型的信息。为清楚说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。此功能性如何实施取决于特定应用、设计选项和/或强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为引起对本公开的范围的偏离。
结合本文中所揭示的各方面所描述的各种说明性逻辑块、模块和电路可用以下各项来实施或执行：处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其经设计以执行本文中所描述的功能的任何组合。处理器可以是微处理器，但在替代方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置。
本文中所揭示的方面可以硬件和存储于硬件中的指令来体现，且可驻留于(例如)随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可装卸式磁盘、CD-ROM或所属领域中已知的任何其它形式的计算机可读媒体中。示范性存储媒体被耦合至处理器，使得处理器可以从存储媒体读取信息且将信息写入所述存储媒体。在替代方案中，存储媒体可与处理器成整体。处理器和存储媒体可驻留在ASIC中。ASIC可驻留在远程站中。在替代方案中，处理器及存储媒体可作为离散组件驻留在远程站、基站或服务器中。
还应注意，描述本文中的示范性方面中的任一者中所描述的操作步骤是为了提供实例和论述。所描述操作可按除所说明序列之外的大量不同序列予以执行。此外，单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。另外，可组合在示范性方面中所论述的一或多个操作步骤。应理解，所属领域的技术人员将易于显而易见，流程图中所说明的操作步骤可以经受众多不同修改。所属领域的技术人员还将了解，可使用多种不同技术和技法中的任一者来表示信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示可贯穿以上描述参考的数据、指令、命令、信息、信号、位、符号和芯片。
提供本发明的前述描述以使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将容易地明白本发明的各种修改，且本文中所定义的一般原理可应用于其它变化形式而不会脱离本发明的精神或范围。因此，本发明并不希望限于本文中所描述的实例和设计，而应符合与本文中所揭示的原理及新颖特征相一致的最广范围。

Claims (42)

1.一种动态标签比较系统，其包括：
N型场效应晶体管FET NFET-显性预放电电路，其耦合到评估节点，所述NFET-显性预放电电路被配置成在预放电阶段期间使所述评估节点预放电；
第一PFET-显性评估电路，其耦合到存储器中的第一存储器位单元，所述第一PFET-显性评估电路包括：耦合到所述评估节点的至少一个第一PFET；至少一个第一搜索数据输入，其被配置成接收至少一个第一输入搜索数据；和至少一个第一存储数据输入，其被配置成接收所述第一存储器位单元中的至少一个第一输入存储数据；以及
第二PFET-显性评估电路，其耦合到所述存储器中的第二存储器位单元，所述第二PFET-显性评估电路包括：耦合到所述评估节点的至少一个第二PFET；至少一个第二搜索数据输入，其被配置成接收至少一个第二输入搜索数据；和至少一个第二存储数据输入，其被配置成接收所述第二存储器位单元中的至少一个第二输入存储数据；
所述第一PFET-显性评估电路被配置成基于所述至少一个第一输入搜索数据与所述第一存储器位单元中的所述至少一个第一输入存储数据的比较在评估阶段对所述评估节点充电；且
所述第二PFET-显性评估电路被配置成基于所述至少一个第二输入搜索数据与所述第二存储器位单元中的所述至少一个第二输入存储数据的比较在所述评估阶段对所述评估节点充电；
其中所述第一PFET-显性评估电路和所述第二PFET-显性评估电路耦合到接收供应电压的供应电压节点；
所述第一PFET-显性评估电路被配置成基于所述至少一个第一输入搜索数据与所述至少一个第一输入存储数据的所述比较在所述评估阶段将所述评估节点充电到所述供应电压；且
所述第二PFET-显性评估电路被配置成基于所述至少一个第二输入搜索数据与所述至少一个第二输入存储数据的所述比较在所述评估阶段将所述评估节点充电到所述供应电压。
2.根据权利要求1所述的动态标签比较系统，其中
所述第一PFET-显性评估电路被配置成如果所述至少一个第一输入搜索数据匹配所述至少一个第一输入存储数据，那么在所述评估阶段不对所述评估节点充电；且
所述第二PFET-显性评估电路被配置成如果所述至少一个第二输入搜索数据匹配所述至少一个第二输入存储数据，那么在所述评估阶段不对所述评估节点充电。
3.根据权利要求1所述的动态标签比较系统，其中
所述第一PFET-显性评估电路被配置成如果所述至少一个第一输入搜索数据不匹配所述至少一个第一输入存储数据，那么在所述评估阶段对所述评估节点充电；且
所述第二PFET-显性评估电路被配置成如果所述至少一个第二输入搜索数据不匹配所述至少一个第二输入存储数据，那么在所述评估阶段对所述评估节点充电。
4.根据权利要求1所述的动态标签比较系统，其中
所述第一PFET-显性评估电路被配置成如果所述至少一个第一输入搜索数据匹配所述至少一个第一输入存储数据，那么在所述评估阶段对所述评估节点充电；且
所述第二PFET-显性评估电路被配置成如果所述至少一个第二输入搜索数据匹配所述至少一个第二输入存储数据，那么在所述评估阶段对所述评估节点充电。
5.根据权利要求1所述的动态标签比较系统，其中
所述第一PFET-显性评估电路被配置成如果所述至少一个第一输入搜索数据不匹配所述至少一个第一输入存储数据，那么在所述评估阶段不对所述评估节点充电；且
所述第二PFET-显性评估电路被配置成如果所述至少一个第二输入搜索数据不匹配所述至少一个第二输入存储数据，那么在所述评估阶段不对所述评估节点充电。
6.根据权利要求1所述的动态标签比较系统，其中
所述至少一个第一PFET由第一PFET和第二PFET组成，所述第一PFET包括被配置成接收所述至少一个第一输入搜索数据的所述至少一个第一搜索数据输入，且所述第二PFET包括被配置成接收所述至少一个第一输入存储数据的所述至少一个第一存储数据输入；且
所述至少一个第二PFET由第三PFET和第四PFET组成，所述第三PFET包括被配置成接收所述至少一个第二输入搜索数据的所述至少一个第二搜索数据输入，且所述第四PFET包括被配置成接收所述至少一个第二输入存储数据的所述至少一个第二存储数据输入。
7.根据权利要求6所述的动态标签比较系统，其中
所述第一PFET包括耦合到被配置成接收所述至少一个第一输入搜索数据的所述至少一个第一搜索数据输入的栅极，且所述第二PFET包括耦合到被配置成接收所述至少一个第一输入存储数据的所述至少一个第一存储数据输入的栅极；所述第三PFET包括耦合到被配置成接收所述至少一个第二输入搜索数据的所述至少一个第二搜索数据输入的栅极，且所述第四PFET包括耦合到被配置成接收所述至少一个第二输入存储数据的所述至少一个第二存储数据输入的栅极。
8.根据权利要求1所述的动态标签比较系统，其中
所述至少一个第一搜索数据输入被配置成接收至少一个第一输入搜索位，且所述至少一个第一存储数据输入被配置成接收至少一个第一输入存储位；且
所述至少一个第二搜索数据输入被配置成接收至少一个第二输入搜索位，且所述至少一个第二存储数据输入被配置成接收至少一个第二输入存储位。
9.根据权利要求8所述的动态标签比较系统，其中
所述至少一个第一PFET包括：
第一PFET，其包括：第一互补搜索数据输入，其被配置成接收至少一个第一互补输入搜索位；和第一真存储数据输入，其被配置成接收至少一个第一真输入存储位；以及
第二PFET，其包括：第一真搜索数据输入，其被配置成接收至少一个第一真输入搜索位；和第一互补存储数据输入，其被配置成接收至少一个第一互补输入存储位；
所述第一PFET-显性评估电路被配置成基于所述至少一个第一互补输入搜索位与所述至少一个第一真输入存储位的比较和所述至少一个第一真输入搜索位与所述至少一个第一互补输入存储位的比较，在所述评估阶段对所述评估节点充电；且所述至少一个第二PFET包括：
第三PFET，其包括：第二互补搜索数据输入，其被配置成接收至少一个第二互补输入搜索位；和第二真存储数据输入，其被配置成接收至少一个第二真输入存储位；以及
第四PFET，其包括：第二真搜索数据输入，其被配置成接收至少一个第二真输入搜索位；和第二互补存储数据输入，其被配置成接收至少一个第二互补输入存储位；
所述第二PFET-显性评估电路被配置成基于所述至少一个第二互补输入搜索位与所述至少一个第二真输入存储位的比较和所述至少一个第二真输入搜索位与所述至少一个第二互补输入存储位的比较，在所述评估阶段对所述评估节点充电。
10.根据权利要求1所述的动态标签比较系统，其中所述NFET-显性预放电电路被配置成响应于时钟信号在所述预放电阶段期间使所述评估节点预放电。
11.根据权利要求1所述的动态标签比较系统，其中所述NFET-显性预放电电路被配置成在所述预放电阶段期间将所述评估节点预放电到接地节点。
12.根据权利要求1所述的动态标签比较系统，其中所述NFET-显性预放电电路由至少一个NFET组成。
13.根据权利要求1所述的动态标签比较系统，其进一步包括耦合到所述评估节点的保持器电路，所述保持器电路被配置成基于所述至少一个第一输入搜索数据与所述至少一个第一输入存储数据的所述比较以及所述至少一个第二输入搜索数据与所述至少一个第二输入存储数据的所述比较在所述评估阶段存储所述评估节点上的电荷。
14.根据权利要求1所述的动态标签比较系统，其进一步被配置成在指示所述至少一个第一输入搜索数据与所述至少一个第一输入存储数据的所述比较的结果的耦合到所述评估节点的匹配输出上生成匹配输出信号。
15.根据权利要求1所述的动态标签比较系统，其集成到芯片上系统SoC中。
16.根据权利要求1所述的动态标签比较系统，其集成到选自由以下各者组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；计算机；便携式计算机；桌上型计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；无线电；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；以及便携式数字视频播放器。
17.一种动态标签比较系统，其包括：
用于在预放电阶段期间经由N型场效应晶体管FET NFET-显性预放电电路使评估节点预放电的装置；
用于比较至少一个第一输入搜索数据与至少一个第一输入存储数据的耦合到存储器中的第一存储器位单元的第一装置，其包括：
用于接收所述至少一个第一输入搜索数据的装置；
用于接收所述第一存储器位单元中的所述至少一个第一输入存储数据的装置；以及
用于基于所述至少一个第一输入搜索数据与所述第一存储器位单元中的所述至少一个第一输入存储数据的比较在评估阶段经由耦合到所述评估节点的至少一个第一P型FETPFET对所述评估节点充电的装置；以及
用于比较至少一个第二输入搜索数据与至少一个第二输入存储数据的耦合到所述存储器中的第二存储器位单元的第二装置，其包括：
用于接收所述至少一个第二输入搜索数据的装置；
用于接收所述第二存储器位单元中的所述至少一个第二输入存储数据的装置；以及
用于基于所述至少一个第二输入搜索数据与所述第二存储器位单元中的所述至少一个第二输入存储数据的比较在所述评估阶段经由耦合到所述评估节点的至少一个第二PFET对所述评估节点充电的装置；
其中用于比较的所述第一装置和用于比较的所述第二装置耦合到接收供应电压的供应电压节点；
用于比较的所述第一装置被配置成基于所述至少一个第一输入搜索数据与所述至少一个第一输入存储数据的所述比较在所述评估阶段将所述评估节点充电到所述供应电压；且
用于比较的所述第二装置被配置成基于所述至少一个第二输入搜索数据与所述至少一个第二输入存储数据的所述比较在所述评估阶段将所述评估节点充电到所述供应电压。
18.一种执行可搜索存储器中搜索数据与存储数据的动态逻辑比较的方法，其包括：
在预放电阶段期间经由N型场效应晶体管FET NFET-显性预放电电路使评估节点预放电；
在评估阶段：
在耦合到存储器中的第一存储器位单元的第一PFET-显性评估电路中的至少一个第一搜索数据输入上接收至少一个第一输入搜索数据，所述第一PFET-显性评估电路包括耦合到所述评估节点的至少一个第一PFET；
在所述第一PFET-显性评估电路中的至少一个第一存储数据输入上接收所述第一存储器位单元中的至少一个第一输入存储数据；
在所述第一PFET-显性评估电路中比较所接收的至少一个第一输入搜索数据与所接收的至少一个第一输入存储数据；在耦合到所述存储器中的第二存储器位单元的第二PFET-显性评估电路中的至少一个第二搜索数据输入上接收至少一个第二输入搜索数据，所述第二PFET-显性评估电路包括耦合到所述评估节点的至少一个第二PFET；
在所述第二PFET-显性评估电路中的至少一个第二存储数据输入上接收所述第二存储器位单元中的至少一个第二输入存储数据；
在所述第二PFET-显性评估电路中比较所接收的至少一个第二输入搜索数据与所接收的至少一个第二输入存储数据；以及
基于所接收的至少一个第一输入搜索数据与所接收的至少一个第一输入存储数据的所述比较在所述评估阶段将所述评估节点充电至在供应电压节点上接收的供应电压。
19.根据权利要求18所述的方法，其中对所述评估节点充电包括：如果所述至少一个第一输入搜索数据不匹配所述至少一个第一输入存储数据或者所述至少一个第二输入搜索数据不匹配所述至少一个第二输入存储数据，那么在所述评估阶段对所述评估节点充电。
20.根据权利要求18所述的方法，其中对所述评估节点充电包括：如果所述至少一个第一输入搜索数据匹配所述至少一个第一输入存储数据并且所述至少一个第二输入搜索数据匹配所述至少一个第二输入存储数据，那么在所述评估阶段不对所述评估节点充电。
21.根据权利要求18所述的方法，其中对所述评估节点充电包括：如果所述至少一个第一输入搜索数据匹配所述至少一个第一输入存储数据或者所述至少一个第二输入搜索数据匹配所述至少一个第二输入存储数据，那么在所述评估阶段对所述评估节点充电。
22.根据权利要求18所述的方法，其中对所述评估节点充电包括：如果所述至少一个第一输入搜索数据不匹配所述至少一个第一输入存储数据并且所述至少一个第二输入搜索数据不匹配所述至少一个第二输入存储数据，那么在所述评估阶段不对所述评估节点充电。
23.根据权利要求18所述的方法，其包括：
在所述第一PFET-显性评估电路中的包括第一PFET的所述至少一个第一PFET中的所述至少一个第一搜索数据输入上接收所述至少一个第一输入搜索数据；
在所述第一PFET-显性评估电路中的所述至少一个第一存储数据输入上接收所述至少一个第一输入存储数据；
在所述第二PFET-显性评估电路中的包括第二PFET的所述至少一个第二PFET中的所述至少一个第二搜索数据输入上接收所述至少一个第二输入搜索数据；以及
在所述第二PFET-显性评估电路中的所述至少一个第二存储数据输入上接收所述至少一个第二输入存储数据。
24.根据权利要求18所述的方法，其包括：
在所述第一PFET-显性评估电路中的所述至少一个第一搜索数据输入上接收包括至少一个第一输入搜索位的所述至少一个第一输入搜索数据；
在所述第一PFET-显性评估电路中的所述至少一个第一存储数据输入上接收包括至少一个第一输入存储位的所述至少一个第一输入存储数据；
在所述第一PFET-显性评估电路中比较所接收的至少一个第一输入搜索位与所接收的至少一个第一输入存储位；
在所述第二PFET-显性评估电路中的所述至少一个第二搜索数据输入上接收包括至少一个第二输入搜索位的所述至少一个第二输入搜索数据；
在所述第二PFET-显性评估电路中的所述至少一个第二存储数据输入上接收包括至少一个第二输入存储位的所述至少一个第二输入存储数据；
在所述第二PFET-显性评估电路中比较所接收的至少一个第二输入搜索位与所接收的至少一个第二输入存储位；以及
基于所述至少一个第一输入搜索位与所述至少一个第一输入存储位以及所述至少一个第二输入搜索位与所述至少一个第二输入存储位的比较在所述评估阶段对所述评估节点充电。
25.根据权利要求24所述的方法，其中
接收所述至少一个第一输入存储位进一步包括在来自所述第一存储器位单元的至少一个第一位线上接收所述至少一个第一输入存储位；以及
接收所述至少一个第二输入存储位进一步包括在来自所述第二存储器位单元的至少一个第二位线上接收所述至少一个第二输入存储位。
26.根据权利要求18所述的方法，其中使所述评估节点预放电包括响应于时钟信号在所述预放电阶段期间使所述评估节点预放电。
27.根据权利要求18所述的方法，其中使所述评估节点预放电包括在所述预放电阶段期间将所述评估节点预放电到接地节点。
28.根据权利要求18所述的方法，其进一步包括基于所述至少一个第一输入搜索数据与所述至少一个第一输入存储数据以及所述至少一个第二输入搜索数据与所述至少一个第二输入存储数据的所述比较在所述评估阶段将所述评估节点上的电荷存储于保持器电路中。
29.根据权利要求18所述的方法，其进一步包括在指示所述至少一个第一输入搜索数据与所述至少一个第一输入存储数据的所述比较以及所述至少一个第二输入搜索数据与所述至少一个第二输入存储数据的所述比较的结果的耦合到所述评估节点的匹配输出上生成匹配输出信号。
30.一种存储器系统，其包括：
存储器，其包括多个二进制静态位单元，每一二进制静态位单元被配置成响应于搜索操作而存储真数据位和互补数据位，且将所述真数据位传递到真位线且将所述互补数据位传递到互补位线，每一二进制静态位单元包括：
第一反相器，其包括耦合到所述互补位线的第一输入和耦合到第二反相器的第二输入的第一输出；以及
所述第二反相器，其包括耦合到所述真位线的所述第二输入和耦合到所述第一反相器的所述第一输入的第二输出；
P型场效应晶体管FET PFET-显性标签比较电路，其包括：
至少一个预放电电路，其耦合到评估节点，所述至少一个预放电电路被配置成在预放电阶段期间使所述评估节点预放电；
多个PFET-显性评估电路，其各自耦合到所述存储器中的存储器位单元，所述多个PFET-显性评估电路中的每一PFET-显性评估电路包括：
耦合到所述评估节点的至少一个PFET；
真搜索数据输入，其被配置成接收真输入搜索位；
互补搜索数据输入，其被配置成接收互补输入搜索位；
真存储数据输入，其被配置成从所述多个二进制静态位单元中的一个二进制静态位单元的所述真位线中接收真输入存储位；以及
互补存储数据输入，其被配置成从所述二进制静态位单元的所述互补位线中接收互补输入存储位；
所述PFET-显性评估电路被配置成比较所述真输入搜索位与所述真输入存储位，且比较所述互补输入搜索位与所述互补输入存储位；且
所述多个PFET-显性评估电路中的每个PFET-显性评估电路被配置成基于所述真输入搜索位与所述真输入存储位的相应比较和所述互补输入搜索位与所述互补输入存储位的所述比较，在评估阶段对所述评估节点充电；
所述多个PFET-显性评估电路中的每个PFET-显性评估电路耦合到接收供应电压的供应电压节点，并且被配置为在所述评估阶段将所述评估节点充电到所述供应电压。
31.根据权利要求30所述的存储器系统，其中所述多个PFET-显性评估电路中的每一者进一步被配置成如果所述真输入搜索位匹配所述真输入存储位，那么在所述评估阶段不对所述评估节点充电。
32.根据权利要求30所述的存储器系统，其中所述多个PFET-显性评估电路中的每一者进一步被配置成如果所述真输入搜索位不匹配所述真输入存储位，那么在所述评估阶段对所述评估节点充电。
33.根据权利要求30所述的存储器系统，其中所述多个PFET-显性评估电路中的每一者进一步被配置成如果所述真输入搜索位不匹配所述真输入存储位，那么在所述评估阶段不对所述评估节点充电。
34.根据权利要求30所述的存储器系统，其中所述多个PFET-显性评估电路中的每一者进一步被配置成如果所述真输入搜索位匹配所述真输入存储位，那么在所述评估阶段对所述评估节点充电。
35.根据权利要求30所述的存储器系统，其中所述多个PFET-显性评估电路中的每一者中的所述至少一个PFET由第一PFET和第二PFET组成，所述第一PFET包括被配置成接收所述真搜索数据输入的所述真输入搜索位，且所述第二PFET包括被配置成接收所述真存储数据输入的所述真输入存储位。
36.根据权利要求30所述的存储器系统，其中所述多个PFET-显性评估电路中的每一PFET-显性评估电路中的所述至少一个PFET包括：
第一PFET，其包括：所述互补搜索数据输入，其被配置成接收所述互补输入搜索位；和所述真存储数据输入，其被配置成接收所述互补输入存储位；以及
第二PFET，其包括：所述真搜索数据输入，其被配置成接收所述真输入搜索位；和所述互补存储数据输入，其被配置成接收所述真输入存储位。
37.根据权利要求30所述的存储器系统，其中所述至少一个预放电电路由单个预放电电路组成，所述单个预放电电路被配置成在所述预放电阶段期间使所述评估节点预放电。
38.根据权利要求30所述的存储器系统，其中所述至少一个预放电电路包括至少一个N型FET NFET-显性预放电电路。
39.根据权利要求30所述的存储器系统，其进一步包括耦合到所述评估节点的至少一个保持器电路，所述至少一个保持器电路被配置成基于所述真输入搜索位与所述真输入存储位的所述比较在所述评估阶段存储所述评估节点上的电荷。
40.根据权利要求30所述的存储器系统，其中所述存储器包括内容可寻址存储器CAM。
41.根据权利要求30所述的存储器系统，其中所述存储器包括寄存器堆。
42.根据权利要求30所述的存储器系统，其设置于基于中央处理单元CPU的系统中。
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