CN107196637B - 高采样率宽带跟踪保持电路 - Google Patents

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Abstract

本发明公开了高采样率宽带跟踪保持电路，涉及电子技术领域，包括输入缓冲单元IB、跟踪/保持开关T/H、保持电容CH以及输出缓冲单元OB。引入全差分的电路结构，实现较好的共模噪声抑制能力。本发明使用带发射极退化电阻的输入、输出缓冲器，提高了跟踪保持电路的线性度。本发明采用了带肖特基二极管的改进开关射极跟随器作为跟踪‑保持开关，提高了电路稳定性。本发明利用了高截止频率、良好基极‑发射极匹配的GaAs HBT器件来设计跟踪保持电路，改善了现有采样保持电路采样率低以及带宽窄的缺点。

Description

高采样率宽带跟踪保持电路
技术领域
本发明涉及电子技术领域，特别是涉及高采样率宽带跟踪保持电路。
背景技术
跟踪保持放大器能够跟踪或者保持输入模拟信号的电平值，常常作为模数转换器(ADC)的前端关键组件。跟踪保持放大器是由带保持电容的采样开关组成，在跟踪模式下，它的输出跟踪输入信号，当跟踪-保持开关打开时，它的输出保持恒定。为了准确地对信号进行数字化，大多数模数转换器需要在输入端加入跟踪保持放大器。跟踪保持放大器的引入提高了模数转换器的动态性能，它抑制了时钟孔径抖动造成的无杂散动态范围指标的下降，尤其在超高速模数转换器中，跟踪保持放大器更是成为了必不可少的模块，它有效缓解了带宽受限问题，加大了模数转换器的有效带宽。GaAs HBT用于设计高采样率宽带THA具有诸多优势，比如GaAs HBT具有高的截止频率，从而可实现高采样率，GaAs HBT的高跨导和基极-发射极电压良好的匹配特性也有利于实现高线性度的跟踪保持放大器。
跟踪保持放大器常见的跟踪-保持开关结构主要有二极管桥接(Diode-Brigde)和开关射极跟随器(SEF)这两种。二极管桥接的跟踪-保持开关如果采用肖特基二极管还可实现宽带宽的跟踪保持放大器，然而二极管桥接中得正、负电流源之间或脉冲驱动的不匹配将会导致比较差的线性度和动态范围；开关射极跟随器(SEF)虽可以克服二极管桥接结构的缺点，实现宽带宽和高线性的跟踪保持放大器，但是它在驱动大电容时容易发生振铃或振荡的不稳定现象，这对于系统而言是一个潜在的威胁。
苏州市灵矽微系统有限公司在其申请的专利文献“高速高带宽采样保持电路”(申请号201520075794.8，公开号204376880U，公开日2015.06.03)中公开了一种高速高带宽采样保持电路。该采样保持放大器在采样周期阶段，通过开启辅助开关射极跟随器SEF前馈，补偿了由Vout节点输出至Cs的电流，减少Vbe的调制效应，从而提高了线性度；在保持周期，辅助开关射极跟随器SEF与主开关射极跟随器SEF处于关断状态，不跟随输入信号，同时输入端接在同一个准差分输入级的输出上，以防止引入额外的馈通信号；另外，该采样保持电路通过在主开关射极跟随器SEF的电流源输出节点引入前馈来达到提高前馈效率的目的。但是，该采样保持电路仍然存在的不足之处是，1)由于采用的是传统开关射极跟随器SEF结构，在驱动保持电容等大电容负载时，将导致电路存在不稳定状态的潜在风险；2)由于该采样保持电路采用的是BiCMOS工艺，虽然该电路结构改善了电路的线性度，但是由于器件的特征频率低，使该采样保持电路在需要高采样率的应用中受限。
叶桂平在其发表的学位论文“折叠内插ADC中采样保持电路的研究与设计”(2014年1月)中提出了一种用于超高速ADC结构的采样保持电路。该论文采用1μm GaAs HBT工艺实现了一款4GS/s采样率的采样保持电路。该采样保持电路采用的晶体管的特征频率大于60GHz，采样保持电路的采样开关采用了传统的开关射极跟随器SEF开关并增加时钟馈通补偿电路。这种电路结构得益于器件高的截止频率，其优势在于具有较高的采样率和精度。但是，该采样保持电路仍然存在的不足之处是，该电路的模拟输入带宽只有500MHz，相对较低，而且采样率也还存在进一步提升的空间。
发明内容
为了克服上述现有技术中存在的问题，基于GaAs HBT的高采样率宽带跟踪保持电路，解决了传统开关射极跟随器(SEF)结构驱动大电容导致的不稳定现象，旨在提高跟踪保持电路的采样率和带宽。本发明提出的跟踪保持电路不仅提高了采样率和带宽，而且还改善了电路的线性度。
一种高采样率宽带跟踪保持电路，包括输入缓冲单元IB、跟踪/保持开关T/H、保持电容CH以及输出缓冲单元OB，所述输入缓冲单元IB用于将信号源与采样部分分离，根据输出要求调节信号幅值大小以提供一致的信号增益，所述输入缓冲单元IB的第一个输出端与第一个跟踪/保持开关T/H1的第一个输入端相连，输入缓冲单元IB的第二个输出端与第二个跟踪/保持开关T/H2的第一个输入端相连；
两个跟踪/保持开关单元均由GaAs肖特基二极管和时钟控制电路构成，用于实现并控制信号的跟踪和保持状态切换；第一个跟踪/保持开关T/H1的第一个输出端与第一个保持电容CH1相连，第二个跟踪/保持开关T/H2的第一个输出端与第二个保持电容CH2相连；第一个跟踪/保持开关单元T/H1的第一个输出端也与所述输出缓冲单元OB的第一个输入端相连，第二个跟踪/保持开关T/H2的第一个输出端也与所述输出缓冲单元OB的第二个输入端相连；
所述输出缓冲单元OB用于隔离负载和保持电容，并为跟踪保持电路提供足够的驱动能力来驱动后续电路；所述输出缓冲单元OB的第一个输入端与第一个跟踪/保持开关T/H1的第一个输出端相连，输出缓冲单元OB的第二个输入端与第二个跟踪/保持开关T/H2的第一个输出端相连。
优选地，所述输入缓冲单元IB的差分对晶体管Q3和Q6的发射极通过发射极退化电阻REE2相连，补偿级晶体管Q1和Q4的发射极通过电阻REE1相连，电流源负载晶体管Q5的发射极与补偿级晶体管Q4的集电极相连，电流源负载晶体管Q5的基极与晶体管Q6的集电极相连，电流源负载晶体管Q2的发射极与补偿级晶体管Q1的集电极相连，电流源负载晶体管Q2的基极与晶体管Q3的集电极相连；差分对晶体管Q3和Q6的发射极分别与偏置电阻RS1和RS2相连，补偿级晶体管Q4和Q1的发射极分别与偏置电阻RS4和RS3相连，电流源负载晶体管Q5和Q2的集电极分别与电阻RL2和RL1的一端相连，同时电流源负载晶体管Q5和Q2的集电极均与电源VDD相连，电阻RL1的另一端与电流源负载晶体管Q2基极相连，电阻RL2的另一端与电流源负载晶体管Q5基极相连。
优选地，所述跟踪/保持开关T/H里的GaAs肖特基采样二极管D1的正极与输入缓冲单元IB中晶体管Q5的发射极相连，负极与保持电容CH1的一端相连，肖特基二极管D2正极与输入缓冲单元IB中晶体管Q2的发射极相连，负极与保持电容CH2的一端相连；保持电容CH1和CH2的另一端与信号地GND相连；所述跟踪/保持开关单元T/H中的馈通消除电容CF1的一端与输入缓冲单元中晶体管Q2的发射极相连，馈通消除电容CF2的一端与输入缓冲单元中晶体管Q5的发射极相连；电容CF1和CF2的另一端分别与晶体管Q16和Q10的集电极相连；所述跟踪/保持开关单元T/H中的时钟控制电路晶体管Q17和Q15的集电极与输入缓冲单元IB中晶体管Q6的集电极相连，时钟控制电路晶体管Q9和Q11的集电极与输入缓冲单元IB中晶体管Q3的集电极相连；跟踪/保持开关单元T/H1中的时钟控制电路差分对晶体管Q16和Q15的发射极分别与偏置电阻RS10和RS9的一端相连，偏置电阻RS10和RS9的另一端与信号地GND相连，差分对晶体管Q18和Q17的发射极分别与偏置电阻RS12和RS11的一端相连，偏置电阻RS12和RS11的另一端与信号地GND相连；晶体管Q18和Q17的基极分别与晶体管Q16和Q15的基极相连。
优选地，所述输出缓冲单元OB的差分对晶体管Q21和Q22的发射极通过发射极退化电阻REE3相连，晶体管Q21的集电极与电流源晶体管Q25的基极相连，晶体管Q21的基极与晶体管Q23的基极相连；晶体管Q22的集电极与电流源晶体管Q26的基极相连，晶体管Q22的基极与晶体管Q24的基极相连；补偿级晶体管Q23和Q24通过发射极退化电阻REE4相连，晶体管Q23的集电极与电流源晶体管Q25的发射极相连，晶体管Q24的集电极与电流源晶体管Q26的发射极相连；电流源负载晶体管Q25和Q26的集电极分别与电阻RL4和RL3的一端相连，同时晶体管Q25和Q26的集电极与电源VDD相连；电阻RL4和RL3的另一端分别与Q25和Q26的基极相连。
本发明与现有技术相比具有如下优点：
第一，由于本发明采用了全差分的电路结构，使得本发明提出的基于GaAs HBT的高采样率宽带跟踪保持电路克服了电源扰动等干扰信号，具有较好的共模噪声抑制能力；
第二，由于本发明的跟踪保持电路使用了带发射极退化电阻的输入、输出缓冲器，在增加采样时钟和信号源隔离度的同时又减小了三次谐波失真，使得本发明提出的基于GaAs HBT的高采样率宽带跟踪保持电路具有高线性度和宽带宽的优点；
第三，由于本发明的跟踪保持电路采用了改进的开关射极跟随器(SEF)，即SEF后接肖特基二极管的结构，这有效地将保持电容和开关射极跟随器(SEF)隔离开来，从而保证了电路的稳定性；此外，肖特基二极管由于没有少子存储效应，这加快了跟踪-保持的开关动作，使得本发明提出的基于GaAs HBT的高采样率宽带跟踪保持电路具有高采样率的优点；
第四，由于本发明采用GaAs HBT器件，克服了现有技术中Si CMOS器件频率特性差的问题，同时该器件的高跨导以及基极-发射极之间良好的匹配特性有利于实现高线性度的电路性能；GaAs HBT的这些特性都使得本发明提出的基于GaAs HBT的高采样率宽带跟踪保持电路具有高采样率、宽带宽的优点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的系统方框图；
图2为本发明的电路原理图；
图3a、图3b和图3c均为本发明的仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合图1对本发明的单元作详细的描述。
本发明包括输入缓冲单元IB、跟踪/保持开关T/H、保持电容CH以及输出缓冲单元OB，所述输入缓冲单元IB用于将信号源与采样部分分离，根据输出要求调节信号幅值大小以提供一致的信号增益，所述输入缓冲单元IB的第一个输出端与第一个跟踪/保持开关T/H1的第一个输入端相连，输入缓冲单元IB的第二个输出端与第二个跟踪/保持开关T/H2的第一个输入端相连。两个跟踪/保持开关单元相同，均由GaAs肖特基二极管和时钟控制电路构成，用于实现并控制信号的跟踪和保持状态切换；第一个跟踪/保持开关T/H1的第一个输出端与第一个保持电容CH1相连，第二个跟踪/保持开关T/H2的第一个输出端与第二个保持电容CH2相连；第一个跟踪/保持开关单元T/H1的第一个输出端也与所述输出缓冲单元OB的第一个输入端相连，第二个跟踪/保持开关T/H2的第一个输出端也与所述输出缓冲单元OB的第二个输入端相连。所述输出缓冲单元OB用于隔离负载和保持电容，并为跟踪保持电路提供足够的驱动能力来驱动后续电路；所述输出缓冲单元OB的第一个输入端与第一个跟踪/保持开关T/H1的第一个输出端相连，输出缓冲单元OB的第二个输入端与第二个跟踪/保持开关T/H2的第一个输出端相连。
下面结合图2对本发明的原理图具体连接关系以及采样/保持过程作详细描述。
输入缓冲单元IB的差分对晶体管Q3和Q6的发射极通过发射极退化电阻REE2相连，补偿级晶体管Q1和Q4的发射极通过电阻REE1相连，电流源负载晶体管Q5的发射极与补偿级晶体管Q4的集电极相连，电流源负载晶体管Q5的基极与晶体管Q6的集电极相连，电流源负载晶体管Q2的发射极与补偿级晶体管Q1的集电极相连，电流源负载晶体管Q2的基极与晶体管Q3的集电极相连。差分对晶体管Q3和Q6的发射极分别与偏置电阻RS1和RS2相连，补偿级晶体管Q4和Q1的发射极分别与偏置电阻RS4和RS3相连，电流源负载晶体管Q5和Q2的集电极分别与电阻RL2和RL1的一端相连，同时电流源负载晶体管Q5和Q2的集电极均与电源VDD相连，电阻RL1的另一端与电流源负载晶体管Q2基极相连，电阻RL2的另一端与电流源负载晶体管Q5基极相连。
跟踪/保持开关T/H里的GaAs肖特基采样二极管D1的正极与输入缓冲单元IB中晶体管Q5的发射极相连，负极与保持电容CH1的一端相连，肖特基二极管D2正极与输入缓冲单元IB中晶体管Q2的发射极相连，负极与保持电容CH2的一端相连；保持电容CH1和CH2的另一端与信号地GND相连；所述跟踪/保持开关单元T/H中的馈通消除电容CF1的一端与输入缓冲单元中晶体管Q2的发射极相连，馈通消除电容CF2的一端与输入缓冲单元中晶体管Q5的发射极相连；电容CF1和CF2的另一端分别与晶体管Q16和Q10的集电极相连；所述跟踪/保持开关单元T/H中的时钟控制电路晶体管Q17和Q15的集电极与输入缓冲单元IB中晶体管Q6的集电极相连，时钟控制电路晶体管Q9和Q11的集电极与输入缓冲单元IB中晶体管Q3的集电极相连。跟踪/保持开关单元T/H1中的时钟控制电路差分对晶体管Q16和Q15的发射极分别与偏置电阻RS10和RS9的一端相连，偏置电阻RS10和RS9的另一端与信号地GND相连，差分对晶体管Q18和Q17的发射极分别与偏置电阻RS12和RS11的一端相连，偏置电阻RS12和RS11的另一端与信号地GND相连；晶体管Q18和Q17的基极分别与晶体管Q16和Q15的基极相连；所述的跟踪/保持开关单元T/H1和T/H2相同。
输出缓冲单元OB的差分对晶体管Q21和Q22的发射极通过发射极退化电阻REE3相连，晶体管Q21的集电极与电流源晶体管Q25的基极相连，晶体管Q21的基极与晶体管Q23的基极相连；晶体管Q22的集电极与电流源晶体管Q26的基极相连，晶体管Q22的基极与晶体管Q24的基极相连；补偿级晶体管Q23和Q24通过发射极退化电阻REE4相连，晶体管Q23的集电极与电流源晶体管Q25的发射极相连，晶体管Q24的集电极与电流源晶体管Q26的发射极相连；电流源负载晶体管Q25和Q26的集电极分别与电阻RL4和RL3的一端相连，同时晶体管Q25和Q26的集电极与电源VDD相连；电阻RL4和RL3的另一端分别与Q25和Q26的基极相连。
本发明的采样-保持开关过程：
在跟踪模式，晶体管Q10、Q16导通，分别从晶体管Q2、Q5吸取一定电流，从而使肖特基采样二极管D1和D2导通，在该模式下，晶体管Q9、Q11、Q15、Q17均为截止而处于关闭状态；
在保持模式下，时钟信号使晶体管Q9、Q11、Q15、Q17导通，使晶体管Q10、Q12、Q16、Q18截止关闭，此时，RL1和RL2从VDD吸取一定电流，并产生小于1V的电压，使得肖特基采样二极管D1和D2关闭，从而完成电平值的保持功能。
下面结合仿真实验对本发明的效果做进一步地说明。
1.仿真条件：
本发明采用稳懋(WIN)公司1-μm GaAs HBT器件工艺库，在ADS软件中对本发明的跟踪保持电路特性进行仿真。
2.仿真内容：
本发明的跟踪保持电路，其特性包括跟踪保持电路所加的时钟频率(这里对应为采样率指标)，模拟输入带宽，三阶交调失真。
3.仿真结果分析：
下面结合图3，对本发明的仿真结果做进一步的描述。
图3a是本发明的跟踪保持电路时域波形波图，图3a中的横坐标表示本发明跟踪保持电路的仿真时间，图3a中的纵坐标表示本发明跟踪保持电路中外加时钟信号、模拟输入信号以及本发明跟踪保持电路的输出信号随时间变化的幅值。从图3a中本发明跟踪保持电路时域波形图可以看出，该电路在8GHz时钟频率，1GHz模拟输入信号的条件下可实现跟踪/保持的功能，可见本发明跟踪保持电路可实现高达8GS/s的采样率。
图3b为本发明跟踪保持电路的三阶交调失真特性图。图3b中的横坐标表示本发明采样保持电路的输入频率值，图3b中的纵坐标表示本发明跟踪保持电路的绝对输出功率值，图3b中的圆点表示本发明跟踪保持电路输出三阶交调点(OIP3)，方点表示输入三阶交调点(IIP3)。从图3b的本发明跟踪保持电路的三阶交调失真特性图对应的输出功率值可以看出，本发明的跟踪保持电路在0.5GHz～12GHz频率范围内实现了输入三阶交调点(IIP3)大于18.8dBm的低三阶交调失真。这说明本发明的跟踪保持电路在整个模拟输入带宽内(0～4.2GHz)的三阶交调失真较小，可见本发明的跟踪保持电路具有良好的线性度。
图3c是本发明跟踪保持电路的交流特性。图3c中的横坐标表示本发明跟踪保持电路的模拟输入信号的频率对数值，图3c中的纵坐标表示本发明跟踪保持电路的电压增益，单位为dB。从图3c的本发明跟踪保持电路的交流特性可以看出，电压增益下降3dB所对应的模拟输入信号频率为4.2GHz，即模拟输入带宽高达4.2GHz，可见本发明跟踪保持电路实现了宽带宽的跟踪/保持功能。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (3)

1.一种高采样率宽带跟踪保持电路，其特征在于，包括输入缓冲单元IB、跟踪/保持开关T/H、保持电容CH以及输出缓冲单元OB，所述输入缓冲单元IB用于将信号源与采样部分分离，根据输出要求调节信号幅值大小以提供一致的信号增益，所述输入缓冲单元IB的第一个输出端与第一个跟踪/保持开关T/H1的第一个输入端相连，输入缓冲单元IB的第二个输出端与第二个跟踪/保持开关T/H2的第一个输入端相连；
两个跟踪/保持开关单元均由GaAs肖特基二极管和时钟控制电路构成，用于实现并控制信号的跟踪和保持状态切换；第一个跟踪/保持开关T/H1的第一个输出端与第一个保持电容CH1相连，第二个跟踪/保持开关T/H2的第一个输出端与第二个保持电容CH2相连；第一个跟踪/保持开关单元T/H1的第一个输出端也与所述输出缓冲单元OB的第一个输入端相连，第二个跟踪/保持开关T/H2的第一个输出端也与所述输出缓冲单元OB的第二个输入端相连；
所述输出缓冲单元OB用于隔离负载和保持电容，并为跟踪保持电路提供足够的驱动能力来驱动后续电路；所述输出缓冲单元OB的第一个输入端与第一个跟踪/保持开关T/H1的第一个输出端相连，输出缓冲单元OB的第二个输入端与第二个跟踪/保持开关T/H2的第一个输出端相连；
所述输入缓冲单元IB的差分对晶体管Q3和Q6的发射极通过发射极退化电阻REE2相连，补偿级晶体管Q1和Q4的发射极通过电阻REE1相连，电流源负载晶体管Q5的发射极与补偿级晶体管Q4的集电极相连，电流源负载晶体管Q5的基极与晶体管Q6的集电极相连，电流源负载晶体管Q2的发射极与补偿级晶体管Q1的集电极相连，电流源负载晶体管Q2的基极与晶体管Q3的集电极相连；差分对晶体管Q3和Q6的发射极分别与偏置电阻RS1和RS2相连，补偿级晶体管Q4和Q1的发射极分别与偏置电阻RS4和RS3相连，电流源负载晶体管Q5和Q2的集电极分别与电阻RL2和RL1的一端相连，同时电流源负载晶体管Q5和Q2的集电极均与电源VDD相连，电阻RL1的另一端与电流源负载晶体管Q2基极相连，电阻RL2的另一端与电流源负载晶体管Q5基极相连。
2.如权利要求1所述的电路，其特征在于，所述跟踪/保持开关T/H里的GaAs肖特基采样二极管D1的正极与输入缓冲单元IB中晶体管Q5的发射极相连，负极与保持电容CH1的一端相连，肖特基二极管D2正极与输入缓冲单元IB中晶体管Q2的发射极相连，负极与保持电容CH2的一端相连；保持电容CH1和CH2的另一端与信号地GND相连；所述跟踪/保持开关单元T/H中的馈通消除电容CF1的一端与输入缓冲单元中晶体管Q2的发射极相连，馈通消除电容CF2的一端与输入缓冲单元中晶体管Q5的发射极相连；电容CF1和CF2的另一端分别与晶体管Q16和Q10的集电极相连；所述跟踪/保持开关单元T/H中的时钟控制电路晶体管Q17和Q15的集电极与输入缓冲单元IB中晶体管Q6的集电极相连，时钟控制电路晶体管Q9和Q11的集电极与输入缓冲单元IB中晶体管Q3的集电极相连；跟踪/保持开关单元T/H1中的时钟控制电路差分对晶体管Q16和Q15的发射极分别与偏置电阻RS10和RS9的一端相连，偏置电阻RS10和RS9的另一端与信号地GND相连，差分对晶体管Q18和Q17的发射极分别与偏置电阻RS12和RS11的一端相连，偏置电阻RS12和RS11的另一端与信号地GND相连；晶体管Q18和Q17的基极分别与晶体管Q16和Q15的基极相连。
3.如权利要求2所述的电路，其特征在于，所述输出缓冲单元OB的差分对晶体管Q21和Q22的发射极通过发射极退化电阻REE3相连，晶体管Q21的集电极与电流源晶体管Q25的基极相连，晶体管Q21的基极与晶体管Q23的基极相连；晶体管Q22的集电极与电流源晶体管Q26的基极相连，晶体管Q22的基极与晶体管Q24的基极相连；补偿级晶体管Q23和Q24通过发射极退化电阻REE4相连，晶体管Q23的集电极与电流源晶体管Q25的发射极相连，晶体管Q24的集电极与电流源晶体管Q26的发射极相连；电流源负载晶体管Q25和Q26的集电极分别与电阻RL4和RL3的一端相连，同时晶体管Q25和Q26的集电极与电源VDD相连；电阻RL4和RL3的另一端分别与Q25和Q26的基极相连。
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