CN107070288B - 脉冲电源电路 - Google Patents

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Abstract

本发明公开了一种脉冲电源电路，包括第一半桥电路和第二半桥电路；第一半桥电路包括连接的第一PMOS和第一NMOS，第一PMOS和第一NMOS在输入的第一电平脉冲信号的控制作用下交替导通，从而将输入的第一电平直流电源转换成第一电平脉冲电源并输出；第二半桥电路包括连接的第二PMOS和第二NMOS，第二PMOS和第二NMOS在输入的第一电平脉冲信号的控制作用下交替导通，从而将输入的第二电平直流电源转换成第二电平脉冲电源并输出。采用本发明实施例，可实现在输入的一路电平脉冲信号的控制作用下输出两路脉冲电源，且输出脉冲电源具有较强的驱动能力，可驱动较大的容性负载。

Description

脉冲电源电路
技术领域
本发明涉及电源技术领域，尤其涉及一种脉冲电源电路。
背景技术
脉冲电源是指能够发出具有驱动能力的脉冲波形的电源。与一般的脉冲区别在于该脉冲具有较强的驱动能力，在一些特殊的应用场合，例如毫米波合成功放，就需要这种脉冲电源供电。
如图1所述，其是传统脉冲电源的输出结构示意图，采用单管设计，包括主要由单个PMOS组成的半桥电路，PMOS在栅极驱动信号的控制作用下导通，PMOS导通时，输出为电源电平。然而，该单管输出结构在一路驱动信号的控制作用下只能实现一路脉冲电源的输出，且具有带容性负载效果差的缺点，即如果负载呈现较大容性，输出脉冲电源下降沿时间将延长非常长，不能保证输出脉冲电源的边沿特性。在实际应用中，毫米波合成功放恰好就具有较大的容性，因此该结构不能很好的满足毫米波功放的需求。
发明内容
本发明所要解决的技术问题在于，提供一种脉冲电源电路，可以在一路电平脉冲信号的控制作用下输出两路脉冲电源，并具有较强的驱动容性负载的能力。
为了解决上述技术问题，本发明提供了一种脉冲电源电路，包括第一半桥电路和第二半桥电路；所述第一半桥电路包括连接的第一PMOS和第一NMOS，所述第一PMOS和第一NMOS在输入的第一电平脉冲信号的控制作用下交替导通，从而将输入的第一电平直流电源转换成第一电平脉冲电源并输出；所述第二半桥电路包括连接的第二PMOS和第二NMOS，所述第二PMOS和第二NMOS在输入的所述第一电平脉冲信号的控制作用下交替导通，从而将输入的第二电平直流电源转换成第二电平脉冲电源并输出。
与现有技术相比，本发明提供的一种脉冲电源电路包括第一半桥电路和第二半桥电路，在半桥电路控制端输入的第一电平脉冲信号的控制作用下，将半桥电路输入端输入的第一电平直流电源/第二电平直流电源调制输出第一电平脉冲电源/第二电平脉冲电源，从而实现两路脉冲电源的输出；另外，所述第一半桥电路和第二半桥电路采用双管设计，包括PMOS和NMOS，PMOS和NMOS在输入的第一电平脉冲信号的控制作用下交替导通，当PMOS导通时，输出为直流电源电平，当NMOS导通时，输出为地电平；采用该推挽式的输出结构，即使负载具有较大容性，也可以在NMOS导通时将负载电量释放，使负载快速回到低电平状态，因此该输出结构可以弥补现有技术单管设计带容性负载效果差的缺点。
进一步地，所述第一半桥电路的第一PMOS的栅极和第一NMOS的栅极作为第一半桥电路的控制端以接收所述第一电平脉冲信号；所述第一PMOS的源极连接所述第一电平直流电源，所述第一NMOS的源极接地；所述第一PMOS的漏极和第一NMOS的漏极连接并作为所述第一半桥电路的输出端以输出所述第一电平脉冲电源；所述第二半桥电路的第二PMOS的栅极和第二NMOS的栅极作为第二半桥电路的控制端以接收所述第一电平脉冲信号；所述第二PMOS的源极连接所述第二电平直流电源，所述第一NMOS的源极接地；所述第二PMOS的漏极和第二NMOS的漏极连接并作为所述第二半桥电路的输出端以输出所述第二电平脉冲电源。
进一步地，所述第二半桥电路还包括第一二极管；所述第一二极管的阴极连接所述第二PMOS的漏极和第二NMOS的漏极，所述第一二极管的阳极接地。
在本发明的一个实施例中，所述第一半桥电路的输入端通过第一输入能量储存电路连接所述第一电平直流电源，所述第一输入能量储存电路包括至少两个电容，所述至少两个电容并联后的一端接地，另一端同时连接所述第一电平直流电源和所述第一半桥电路；所述第二半桥电路的输入端通过第二输入能量储存电路连接所述第二电平直流电源，所述第二输入能量储存电路包括至少两个电容，所述至少两个电容并联后的一端接地，另一端同时连接所述第二电平直流电源和所述第二半桥电路。
作为上述发明的改进方案，本实施例所提供的一种脉冲电源电路还包括第一输入能量储存电路和第二输入能量储存电路；通过第一输入能量储存电路、第二输入能量储存电路分别对应对第一电平直流电源、第二电平直流电源进行能量储存，以满足输出脉冲电源的顶降要求，保证高电平期间电平平坦性。
在本发明的另一个实施例中，所述第一半桥电路的控制端通过第一半桥死区时间调节电路接收所述第一电平脉冲信号；其中，所述第一半桥死区时间调节电路用于调节所述第一半桥电路的第一PMOS和第一NMOS的上升沿和下降沿，以防止所述第一半桥电路的第一PMOS和第一NMOS交替导通时出现同时导通；所述第二半桥电路的控制端通过第二半桥死区时间调节电路接收所述第一电平脉冲信号；其中，所述第二半桥死区时间调节电路用于调节所述第二半桥电路的第二PMOS和第二NMOS的上升沿和下降沿，以防止所述第二半桥电路的第二PMOS和第二MOS交替导通时出现同时导通而造成短路。
进一步地，所述第一半桥死区时间调节电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第二二极管、第三二极管、第四二极管和第五二极管；所述第二二极管的阳极通过所述第一电阻接收所述第一电平脉冲信号，所述第二二极管的阴极一方面连接所述第一NMOS的栅极，另一方面通过所述第三电阻接地；所述第三二极管的阳极通过所述第二电阻连接所述第一NMOS的栅极，所述第三二极管的阴极接收所述第一电平脉冲信号；所述第四二极管的阳极连接所述第四电阻后，一方面通过所述第六电阻连接所述第一电平直流电源，另一方面连接所述第一PMOS的栅极，所述第四二极管的阴极接收所述第一电平脉冲信号；所述第五二极管的阳极通过所述第四电阻接收所述第一电平脉冲信号，所述第五二极管的阴极连接所述第一PMOS的栅极。
进一步地，所述第二半桥死区时间调节电路包括第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第六二极管、第七二极管、第八二极管和第九二极管；所述第六二极管的阳极通过所述第七电阻接收所述第一电平脉冲信号，所述第六二极管的阴极一方面连接所述第二NMOS的栅极，另一方面通过所述第九电阻接地；所述第七二极管的阳极通过所述第八电阻连接所述第二NMOS的栅极，所述第七二极管的阴极接收所述第一电平脉冲信号；所述第八二极管的阳极连接所述第十电阻后，一方面通过所述第十二电阻连接所述第二电平直流电源，另一方面连接所述第二PMOS的栅极，所述第八二极管的阴极接收所述第一电平脉冲信号；所述第九二极管的阳极通过所述第十一电阻接收所述第一电平脉冲信号，所述第九二极管的阴极连接所述第二PMOS的栅极。
作为上述发明的改进方案，本实施例所提供的一种脉冲电源电路还包括第一半桥死区时间调节电路和第二半桥死区时间调节电路；通过第一半桥死区时间调节电路、第二半桥死区时间调节电路分别对应调节第一半桥电路、第二半桥电路的控制端输入的第一电平脉冲信号的上升沿和下降沿，从而分别控制PMOS和NMOS的导通与关断，以防止PMOS和NMOS交替导通时出现同时导通导致电源和地直接短路，烧坏PMOS和NMOS。
在本发明的另一个实施例中，当所述第一电平脉冲信号的高电平小于所述第一电平直流电源时，所述脉冲电源电路还包括第一电平转换电路，用于对所述第一电平脉冲信号进行电平提升，并将电平提升后的第一电平脉冲信号输出给所述第一半桥电路；所述第一PMOS和第一NMOS在输入的第一电平脉冲信号的控制作用下交替导通包括：所述第一PMOS和第一NMOS在输入的经第一电平转换电路电平提升后的第一电平脉冲信号的控制作用下交替导通。
进一步地，所述第一电平转换电路包括第一集成MOSFET驱动器和第十三电阻；所述第一集成MOSFET驱动器的电源端连接所述第一电平直流电源，信号输入端接收所述第一电平脉冲信号并且通过所述第十三电阻接地；所述第一集成MOSFET驱动器的接地端接地，信号输出端连接所述第一半桥电路的控制端。
作为上述发明的改进方案，本实施例所提供的一种脉冲电源电路在第一电平脉冲信号的高电平小于所述第一电平直流电源时，还包括第一电平转换电路；通过第一电平转换电路对第一电平脉冲信号进行电平提升，增强其驱动能力，使电平提升后的第一电平脉冲信号可驱动控制第一PMOS和第一NMOS交替导通；本实施例可以输出高电平大于第一电平脉冲信号的高电平的脉冲电源，拓宽了输出脉冲电源的范围。
进一步地，当所述第一电平直流电源大于所述第一集成MOSFET驱动器的最大供电电压时，所述第一电平转换电路还包括第一电平抬升电路，用于将第一集成MOSFET驱动器的参考地抬升，使所述第一电平直流电源与提升后的参考地之间的差值少于所述第一集成MOSFET驱动器的最大供电电压；所述第一电平转换电路还包括第一电平脉冲信号提升电路，用于将所述第一电平脉冲信号提升后再输入到所述第一集成MOSFET驱动器的信号输入端；其中，所述第一电平脉冲信号的提升幅度与所述第一集成MOSFET驱动器的参考地的提升幅度相等。
进一步地，所述第一电平抬升电路包括第十稳压二极管和第十五电阻；所述第十稳压二级管的阳极接地，所述第十稳压二级管的阴极连接所述第一集成MOSFET驱动器的接地端，并且通过所述第十五电阻连接所述第一电平直流电源；所述第一电平脉冲信号提升电路包括第十一稳压二极管和第十六电阻；所述第十一稳压二极管的阳极接收所述第一电平脉冲信号，所述第十一稳压二极管的阴极连接所述第一集成MOSFET驱动器的信号输入端，并且通过所述第十六电阻连接所述第一电平直流电源。
作为上述实施例的改进方案，本实施例所提供的一种脉冲电源电路在第一电平直流电源大于所述第一集成MOSFET驱动器的最大供电电压时，还包括第一电平抬升电路和第一电平脉冲信号提升电路；通过第一电平抬升电路将第一集成MOSFET驱动器的参考地抬升，且通过第一电平脉冲信号提升电路将所述第一电平脉冲信号提升后再输入到所述第一集成MOSFET驱动器的信号输入端，以满足第一集成MOSFET驱动器的供电要求，保证第一集成MOSFET驱动器的安全；本实施例可以输出高电平大于第一集成MOSFET驱动器的最大供电电压的脉冲电源，拓宽了输出脉冲电源的范围。
进一步地，当所述第一电平直流电源大于PMOS/NMOS的最大栅源电压时，所述第一集成MOSFET驱动器的信号输出端只连接到所述第一半桥电路的第一PMOS的栅极；所述第一电平转换电路还包括第三集成MOSFET驱动器，所述第三集成MOSFET驱动器的电源端通过第一电源供电电路连接所述第一电平直流电源，所述第一电源供电电路包括第一电容、第十九电阻和第十四稳压二极管；所述第三集成MOSFET驱动器的电源端一方面通过所述第十九电阻连接第一电平直流电源，并且连接所述第十四稳压二极管的阴极，所述第十四稳压二极管的阳极接地；另一方面，所述第三集成MOSFET驱动器的电源端还通过所述第一电容连接所述第十四稳压二极管的阳极并接地；所述第三集成MOSFET驱动器的信号输入端接收所述第一电平脉冲信号，接地端接地，信号输出端连接所述第一半桥电路的第一NMOS的栅极。
作为上述实施例的改进方案，本实施例所提供的一种脉冲电源电路在第一电平直流电源大于PMOS/NMOS的最大栅源电压时，还包括第三集成MOSFET驱动器和连接在第三集成MOSFET驱动器电源端的第一电源供电电路；通过第一电源供电电路将第一电平直流电源的电平降低后再输入到第三集成MOSFET驱动器的电源端，从而使通过第三集成MOSFET驱动器电平提升后的第一电平脉冲信号连接第一NMOS的栅极时，第一NMOS的栅源电压不超过最大控制电压，保证第一NMOS的安全；本实施例可以输出高电平大于PMOS/NMOS的最大栅源电压的脉冲电源，拓宽了输出脉冲电源的范围。
在本发明的另一个实施例中，当所述第一电平脉冲信号的高电平小于所述第二电平直流电源时，所述脉冲电源电路还包括第二电平转换电路，用于对所述第一电平脉冲信号进行电平提升，并将电平提升后的第一电平脉冲信号输出给所述第二半桥电路；所述第二PMOS和第二NMOS在输入的第一电平脉冲信号的控制作用下交替导通包括：所述第二PMOS和第二NMOS在输入的经第二电平转换电路电平提升后的第一电平脉冲信号的控制作用下交替导通。
进一步地，所述第二电平转换电路包括第二集成MOSFET驱动器和第十四电阻；所述第二集成MOSFET驱动器的电源端连接所述第二电平直流电源，信号输入端接收所述第一电平脉冲信号并且通过所述第十四电阻接地；所述第二集成MOSFET驱动器的接地端接地，信号输出端连接所述第二半桥电路的控制端。
作为上述发明的改进方案，本实施例所提供的一种脉冲电源电路在第一电平脉冲信号的高电平小于所述第二电平直流电源时，还包括第二电平转换电路；通过第二电平转换电路对第一电平脉冲信号进行电平提升，增强其驱动能力，使电平提升后的第一电平脉冲信号可驱动控制第二PMOS和第二NMOS交替导通；本实施例可以输出高电平大于第一电平脉冲信号的高电平的脉冲电源，拓宽了输出脉冲电源的范围。
进一步地，当所述第二电平直流电源大于所述第二集成MOSFET驱动器的最大供电电压时，所述第二电平转换电路还包括第二电平抬升电路，用于将第二集成MOSFET驱动器的参考地抬升，使所述第二电平直流电源与提升后的参考地之间的差值少于所述第二集成MOSFET驱动器的最大供电电压；所述第二电平转换电路还包括第二电平脉冲信号提升电路，用于将所述第一电平脉冲信号提升后再输入到所述第二集成MOSFET驱动器的信号输入端；其中，所述第一电平脉冲信号的提升幅度与所述第二集成MOSFET驱动器的参考地的提升幅度相等。
进一步地，所述第二电平抬升电路包括第十二稳压二极管和第十七电阻；所述第十二稳压二极管的阳极接地，所述第十二稳压二极管的阴极连接所述第二集成MOSFET驱动器的接地端，并且通过所述第十七电阻连接所述第二电平直流电源；所述第二电平脉冲信号提升电路包括第十三稳压二极管和第十八电阻；所述第十三稳压二极管的阳极接收所述第一电平脉冲信号，所述第十三稳压二极管的阴极连接所述第二集成MOSFET驱动器的信号输入端，并且通过所述第十八电阻连接所述第二电平直流电源。
作为上述实施例的改进方案，本实施例所提供的一种脉冲电源电路在第二电平直流电源大于所述第二集成MOSFET驱动器的最大供电电压时，还包括第二电平抬升电路和第二电平脉冲信号提升电路；通过第二电平抬升电路将第二集成MOSFET驱动器的参考地抬升，且通过第二电平脉冲信号提升电路将所述第一电平脉冲信号提升后再输入到所述第二集成MOSFET驱动器的信号输入端，以满足第二集成MOSFET驱动器的供电要求，保证第二集成MOSFET驱动器的安全；本实施例可以输出高电平大于第一电平脉冲信号的高电平的脉冲电源，拓宽了输出脉冲电源的范围。
进一步地，当所述第二电平直流电源大于PMOS/NMOS的最大栅源电压时，所述第二集成MOSFET驱动器的信号输出端只连接到所述第二半桥电路的第二PMOS的栅极；所述第二电平转换电路还包括第四集成MOSFET驱动器，所述第四集成MOSFET驱动器的电源端通过第二电源供电电路连接所述第二电平直流电源，所述第二电源供电电路包括第二电容、第二十电阻和第十五稳压二极管；所述第四集成MOSFET驱动器的电源端一方面通过所述第二十电阻连接第二电平直流电源，并且连接所述第十五稳压二极管的阴极，所述第十五稳压二极管的阳极接地；另一方面，所述第四集成MOSFET驱动器的电源端还通过所述第二电容连接所述第十五稳压二极管的阳极并接地；所述第四集成MOSFET驱动器的信号输入端接收所述第一电平脉冲信号，接地端接地，信号输出端连接所述第二半桥电路的第二NMOS的栅极。
作为上述实施例的改进方案，本实施例所提供的一种脉冲电源电路在第二电平直流电源大于PMOS/NMOS的最大栅源电压时，还包括第四集成MOSFET驱动器和连接在第四集成MOSFET驱动器电源端的第二电源供电电路；通过第二电源供电电路将第二电平直流电源的电平降低后再输入到第四集成MOSFET驱动器的电源端，从而使通过第四集成MOSFET驱动器电平提升后的第一电平脉冲信号连接第二NMOS的栅极时，第二NMOS的栅源电压不超过最大控制电压，保证第二NMOS的安全；本实施例可以输出高电平大于PMOS/NMOS的最大栅源电压的脉冲电源，拓宽了输出脉冲电源的范围。
附图说明
图1是传统脉冲电源的输出结构示意图；
图2是本发明提供的脉冲电源电路的第一实施例的电路方框图；
图3是本发明提供的脉冲电源电路的第一实施例的电路原理图；
图4是本发明提供的脉冲电源电路的第二实施例的电路方框图；
图5是本发明提供的脉冲电源电路的第二实施例的电路原理图；
图6是本发明提供的脉冲电源电路的第三实施例的电路方框图；
图7是本发明提供的脉冲电源电路的第三实施例的电路原理图；
图8是本发明提供的脉冲电源电路的第四实施例的电路方框图；
图9是本发明提供的脉冲电源电路的第四实施例的电路原理图；
图10是本发明提供的脉冲电源电路的第五实施例的电路方框图；
图11是本发明提供的脉冲电源电路的第五实施例的电路原理图；
图12是本发明提供的脉冲电源电路的第六实施例的电路方框图；
图13是本发明提供的脉冲电源电路的第六实施例的电路原理图；
图14是本发明提供的脉冲电源电路的第七实施例的电路方框图；
图15是本发明提供的脉冲电源电路的第七实施例的电路原理图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
参见图2，是本发明提供的脉冲电源电路的第一实施例的电路方框图。
本实施例的脉冲电源电路101包括第一半桥电路2和第二半桥电路3；其中，第一半桥电路2在第一半桥电路2的控制端输入的第一电平脉冲信号VIN的控制作用下，将第一半桥电路2的输入端输入的第一电平直流电源V1调制后，通过第一半桥电路2的输出端输出第一电平脉冲电源Vout1；第二半桥电路3在第二半桥电路3的控制端输入的第一电平脉冲信号VIN的控制作用下，将第二半桥电路3的输入端输入的第二电平直流电源V2调制后，通过第二半桥电路3的输出端输出第二电平脉冲电源Vout2。
参见图3，是本发明提供的脉冲电源电路的第一实施例的电路原理图。
其中，J1端作为脉冲电源电路101的第一电源输入端(用于输入第一电平直流电源V1)，J2端作为脉冲电源电路101的第二电源输入端(用于输入第一电平直流电源V2)，J3端作为脉冲电源电路101的信号输入端(用于输入第一电平脉冲信号VIN)，J4端作为脉冲电源电路101的第一信号输出端(用于输出第一电平脉冲电源Vout1)，J5端作为脉冲电源电路101的第二信号输出端(用于输出第二电平脉冲电源Vout2)。需要说明的是，后面涉及的本发明的脉冲电源电路的各个实施例的电路原理图中的J1～J5端的作用一致。
第一半桥电路2包括连接的第一PMOSQ1和第一NMOSQ2；其中，第一PMOSQ1的栅极和第一NMOSQ2的栅极作为第一半桥电路2的控制端连接J3端，以接收第一电平脉冲信号VIN；第一PMOSQ1的源极连接J1端，以连接第一电平直流电源V1，第一NMOSQ2的源极接地；第一PMOSQ1的漏极和第一NMOSQ2的漏极连接并作为第一半桥电路2的输出端连接J4端，以输出所述第一电平脉冲电源Vout1。
第二半桥电路3包括连接的第二PMOSQ3和第二NMOSQ4；其中，第二PMOSQ3的栅极和第二NMOSQ4的栅极作为第二半桥电路3的控制端连接J3端，以接收第一电平脉冲信号VIN；第二PMOSQ3的源极连接J2端，以连接第二电平直流电源V2，第二NMOSQ4的源极接地；第二PMOSQ3的漏极和第二NMOSQ4的漏极连接并作为第二半桥电路3的输出端连接J5端，以输出所述第二电平脉冲电源Vout2。
下面对本实施例的工作原理进行描述：
第一半桥电路2的第一PMOSQ1和第一NMOSQ2在输入的第一电平脉冲信号VIN的控制作用下交替导通：当第一电平脉冲信号VIN为低电平时，第一PMOSQ1导通，第一NMOSQ2关断,输出为第一电平直流电源V1，当第一电平脉冲信号VIN为高电平时，第一PMOSQ1关断，第一NMOSQ2导通，输出为低电平；从而推挽式输出第一电平脉冲电源Vout1；第一电平脉冲电源Vout1的高电平与第一电平直流电源V1相同，频率和占空比与第一电平脉冲信号VIN相同。
第二半桥电路3的第二PMOSQ3和第二NMOSQ4在输入的第一电平脉冲信号VIN的控制作用下交替导通：当第一电平脉冲信号VIN为低电平时，第二PMOSQ3导通，第二NMOSQ4关断,输出为第二电平直流电源V2，当第一电平脉冲信号VIN为高电平时，第二PMOSQ3关断，第二NMOSQ4导通，输出为低电平；从而推挽式输出第二电平脉冲电源Vout2；第二电平脉冲电源Vout2的高电平与第二电平直流电源V2相同，频率和占空比与第一电平脉冲信号VIN相同。
与现有技术相比，本实施例提供的一种脉冲电源电路101包括第一半桥电路2和第二半桥电路3，可实现两路脉冲电源的输出；另外，第一半桥电路2和第二半桥电路3采用双管设计，输出采用推挽式结构，即使负载具有较大容性，也可以在NMOS导通时将负载电量释放，使负载快速回到低电平状态，因此该输出结构可以弥补现有技术单管设计带容性负载效果差的缺点。
实施例2
参见图4，是本发明提供的脉冲电源电路的第二实施例的电路方框图。
本实施例的脉冲电源电路102包括第一半桥电路2、第二半桥电路3、第一输入能量储存电路4和第二输入能量储存电路5；其中，第一输入能量储存电路4将第一电平直流电源V1储存能量后，再连接到第一半桥电路2的输入端；第一半桥电路2在第一半桥电路2的控制端输入的第一电平脉冲信号VIN的控制作用下，将第一半桥电路2的输入端输入的储能后的第一电平直流电源V1调制后，通过第一半桥电路2的输出端输出第一电平脉冲电源Vout1；第二输入能量储存电路5将第二电平直流电源V2储存能量后，再连接到第二半桥电路3的输入端；第二半桥电路3在第二半桥电路3的控制端输入的第一电平脉冲信号VIN的控制作用下，将第二半桥电路3的输入端输入的储能后的第二电平直流电源V2调制后，通过第二半桥电路3的输出端输出第二电平脉冲电源Vout2。
参见图5，是本发明提供的脉冲电源电路的第二实施例的电路原理图。
第一半桥电路2包括连接的第一PMOSQ1和第一NMOSQ2；第一输入能量储存电路4包括电容C1、电容C2和电容C3；其中，电容C1、电容C2和电容C3并联后的一端接地，另一端同时连接J1端和第一PMOSQ1的源极；第一PMOSQ1的栅极和第一NMOSQ2的栅极作为第一半桥电路2的控制端连接J3端；第一NMOSQ2的源极接地；第一PMOSQ1的漏极和第一NMOSQ2的漏极连接并作为第一半桥电路2的输出端连接J4端。
第二半桥电路3包括连接的第二PMOSQ3和第二NMOSQ4；第二输入能量储存电路5包括电容C4、电容C5和电容C6；其中，电容C4、电容C5和电容C6并联后的一端接地，另一端同时连接J2端和第二PMOSQ3的源极。第二PMOSQ3的栅极和第二NMOSQ4的栅极作为第二半桥电路3的控制端连接J3端；第二NMOSQ4的源极接地；第二PMOSQ3的漏极和第二NMOSQ4的漏极连接并作为第二半桥电路3的输出端连接J5端。
可以理解的，本实施例的第一输入能量储存电路4和第二输入能量储存电路5包括了三个并联的电容，但第一输入能量储存电路4和第二输入能量储存电路5并不限于三个电容并联构成，也可以包括4个或者更多个电容并联构成，电容的数量大于等于2个即可，具体数量根据实际电路结构而设置。
作为第一实施例的改进方案，本实施例所提供的一种脉冲电源电路102还包括第一输入能量储存电路4和第二输入能量储存电路5；通过第一输入能量储存电路4、第二输入能量储存电路5分别对应对第一电平直流电源V1、第二电平直流电源V2进行能量储存，以满足输出脉冲电源的顶降要求，保证高电平期间电平平坦性。
实施例3
参见图6，是本发明提供的脉冲电源电路的第三实施例的电路方框图。
本实施例的脉冲电源电路103包括第一半桥电路2、第二半桥电路3、第一半桥死区时间调节电路6和第二半桥死区时间调节电路7；其中，第一半桥死区时间调节电路6调节第一半桥电路2的控制端输入的第一电平脉冲信号VIN的上升沿和下降沿；第一半桥电路2在控制端输入的第一电平脉冲信号VIN边沿时间调节后的控制作用下，将第一半桥电路2的输入端输入的第一电平直流电源V1调制后，通过第一半桥电路2的输出端输出第一电平脉冲电源Vout1；第二半桥死区时间调节电路7调节第二半桥电路3的控制端输入的第一电平脉冲信号VIN的上升沿和下降沿；第二半桥电路3在控制端输入的第一电平脉冲信号VIN边沿时间调节后的控制作用下，将第二半桥电路3的输入端输入的第二电平直流电源V2调制后，通过第二半桥电路3的输出端输出第二电平脉冲电源Vout2。
参见图7，是本发明提供的脉冲电源电路的第三实施例的电路原理图。
第一半桥电路2包括连接的第一PMOSQ1和第一NMOSQ2；第一半桥死区时间调节电路6包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第二二极管D1、第三二极管D2、第四二极管D3和第五二极管D4；其中，第二二极管D1的阳极通过第一电阻R1连接J3端，第二二极管D1的阴极一方面连接第一NMOSQ2的栅极，另一方面通过第三电阻R3接地；第三二极管D2的阳极通过第二电阻R2连接第一NMOSQ2的栅极，第三二极管D2的阴极连接J3端；第四二极管D3的阳极连接第四电阻R4后，一方面通过第六电阻R6连接J1端，另一方面连接第一PMOSQ1的栅极，第四二极管D3的阴极连接J3端；第五二极管D4的阳极通过第五电阻R5连接J3端，第五二极管D4的阴极连接第一PMOSQ1的栅极。第一PMOSQ1的源极连接J1端，第一NMOSQ2的源极接地；第一PMOSQ1的漏极和第一NMOSQ2的漏极连接并作为第一半桥电路2的输出端连接J4端。
第二半桥电路3包括连接的第二PMOSQ3和第二NMOSQ4；第二半桥死区时间调节电路11包括第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第六二极管D5、第七二极管D6、第八二极管D7和第九二极管D8；其中，第六二极管D5的阳极通过第七电阻R7连接J3端，第六二极管D5的阴极一方面连接第二NMOSQ4的栅极，另一方面通过第九电阻R9接地；第七二极管D6的阳极通过第八电阻R8连接第二NMOSQ4的栅极，第七二极管D6的阴极连接J3端；第八二极管D7的阳极连接第十电阻R10后，一方面通过第十二电阻R12连接J2端，另一方面连接第二PMOSQ3的栅极，第八二极管D7的阴极连接J3端；第九二极管D8的阳极通过第十一电阻R11连接J3端，第九二极管D8的阴极连接第二PMOSQ3的栅极。第二PMOSQ3的源极连接J2端，第二NMOSQ4的源极接地；第二PMOSQ3的漏极和第二NMOSQ4的漏极连接并作为第二半桥电路3的输出端连接J5端。
下面对本实施例的工作原理进行描述：
若直接将第一电平脉冲信号VIN输入第一半桥电路2的控制端，则在上升沿和下降沿时，第一PMOSQ1和第一NMOSQ2都有一段时间导通，从而出现同时导通导致电源和地直接短路。在第一半桥死区时间调节电路6中，第一电阻R1和第二二极管D1组成的电路可控制第一NMOSQ2的栅极的上升沿时间，第一电阻R1的阻值越大，上升沿越缓慢。第三二极管D2和第二电阻R2组成的电路可控制第一NMOSQ2的栅极的下降沿时间，第二电阻R2的值越大，下降沿越缓慢。由此可知，只要调节第一电阻R1和第二电阻R2的阻值大小，就可以调节第一NMOSQ2的栅极电压的边沿时间。同理，第四电阻R4和第五电阻R5用来调节第一PMOSQ1的栅极电压边沿时间。因此，在输入第一半桥电路2的控制端的脉冲信号上升沿时，需要先关闭第一PMOSQ1，再开通第一NMOSQ2；也就是需要第一POMSQ1的栅极电压的边沿陡峭，因此控制上升沿的第五电阻R5需要较小；第一NMOSQ2的栅极电压的边沿平缓，因此控制上升沿的第一电阻R1需要较大。在输入第一半桥电路2的控制端的脉冲信号下降沿时，需要先关闭第一NMOSQ2，再开通第一PMOSQ1；也就是需要第一PMOQ1的栅极电压的边沿平缓，因此控制下降沿的第四电阻R4需要较大；第一NOSQ2的栅极电压的边沿陡峭，因此控制下降沿的第二电阻R2需要较小。第二半桥死区时间调节电路7的工作原理同第一半桥死区时间调节电路6，在此不再赘述。
通过第一半桥死区时间调节电路6调节第一半桥电路2的控制端输入的第一电平脉冲信号VIN的上升沿和下降沿，第一半桥电路2的第一PMOSQ1和第一NMOSQ2在输入的第一电平脉冲信号VIN边沿时间调节后的控制作用下交替导通，从而推挽式输出第一电平脉冲电源Vout1；第一电平脉冲电源Vout1的高电平与第一电平直流电源V1相同，频率和占空比与第一电平脉冲信号VIN相同。
通过第二半桥死区时间调节电路7调节第二半桥电路3的控制端输入的第一电平脉冲信号VIN的上升沿和下降沿，第二半桥电路3的第二PMOSQ3和第二NMOSQ4在输入的第一电平脉冲信号VIN边沿时间调节后的控制作用下交替导通，从而推挽式输出第二电平脉冲电源Vout2；第二电平脉冲电源Vout2的高电平与第二电平直流电源V2相同，频率和占空比与第一电平脉冲信号VIN相同。
作为第一实施例的改进方案，本实施例所提供的一种脉冲电源电路103还包括第一半桥死区时间调节电路6和第二半桥死区时间调节电路7；通过第一半桥死区时间调节电路6、第二半桥死区时间调节电路7分别对应调节第一半桥电路2、第二半桥电路3的控制端输入的第一电平脉冲信号VIN的上升沿和下降沿，从而分别控制PMOS和NMOS的导通与关断，以防止PMOS和NMOS交替导通时出现同时导通导致电源和地直接短路，烧坏PMOS和NMOS。
实施例4
参见图8，当第一电平脉冲信号VIN的高电平小于第一电平直流电源V1时，图8是本发明提供的脉冲电源电路的第四实施例的电路方框图。
本实施例的脉冲电源电路104包括第一半桥电路2、第二半桥电路3和第一电平转换电路801；第一电平转换电路801包括第一集成MOSFET驱动器U1；其中，第一电平转换电路801对第一电平脉冲信号VIN进行电平提升后，再输入到第一半桥电路2的控制端，第一半桥电路2在控制端输入的电平提升后的第一电平脉冲信号VIN的控制作用下，将第一半桥电路2的输入端输入的第一电平直流电源V1调制后，通过第一半桥电路2的输出端输出第一电平脉冲电源Vout1；第二半桥电路3在第二半桥电路3的控制端输入的第一电平脉冲信号VIN的控制作用下，将第二半桥电路3的输入端输入的第二电平直流电源V2调制后，通过第二半桥电路3的输出端输出第二电平脉冲电源Vout2。
参见图9，是本发明提供的脉冲电源电路的第四实施例的电路原理图。
第一半桥电路2包括连接的第一PMOSQ1和第一NMOSQ2；第一电平转换电路801包括第一集成MOSFET驱动器U1和第十三电阻R13；其中，第一集成MOSFET驱动器U1的电源端VDD连接J1端，信号输入端IN连接J3端并且通过第十三电阻R13接地；第一集成MOSFET驱动器U1的接地端GND接地，第一集成MOSFET驱动器U1的信号输出端OUT连接作为第一半桥电路2的控制端的第一PMOSQ1的栅极和第一NMOSQ2的栅极；第一PMOSQ1的源极连接J1端，第一NMOSQ2的源极接地；第一PMOSQ1的漏极和第一NMOSQ2的漏极连接并作为第一半桥电路2的输出端连接J4端。
第二半桥电路3包括连接的第二PMOSQ3和第二NMOSQ4；其中，第二PMOSQ3的栅极和第二NMOSQ4的栅极作为第二半桥电路3的控制端连接J3端；第二PMOSQ3的源极连接J2端，第二NMOSQ4的源极接地；第二PMOSQ3的漏极和第二NMOSQ4的漏极连接并作为第二半桥电路3的输出端连接J5端。
下面对本实施例的工作原理进行描述：
当第一电平脉冲信号VIN的高电平小于第一电平直流电源V1时，第一电平脉冲信号VIN无法驱动第一半桥电路2的第一PMOSQ1和第一NMOSQ2，因此需要通过第一电平转换电路801对第一电平脉冲信号VIN进行电平提升。第一集成MOSFET驱动器U1将第一电平脉冲信号VIN转换为高电平与第一电平直流电源V1相同的电平脉冲信号，再输入到第一PMOSQ1和第一NMOSQ2的栅极。第十三电阻R13为下拉电阻，保证在无TTL电平脉冲信号输入的情况下输出关闭。第一半桥电路2的第一PMOSQ1和第一NMOSQ2在输入的电平提升后的第一电平脉冲信号VIN的控制作用下交替导通，从而推挽式输出第一电平脉冲电源Vout1；第一电平脉冲电源Vout1的高电平与第一电平直流电源V1相同，频率和占空比与第一电平脉冲信号VIN相同。
同时，因为第一电平脉冲信号VIN的高电平大于第二电平直流电源V2时，第一电平脉冲信号VIN可驱动第二半桥电路3的第二PMOSQ3和第二NMOSQ4，因此第一电平脉冲信号VIN通过J3端直接输入第二PMOSQ3和第二NMOSQ4的栅极，第二PMOSQ3和第二NMOSQ4在输入的第一电平脉冲信号VIN的控制作用下交替导通，从而推挽式输出第二电平脉冲电源Vout2；第二电平脉冲电源Vout2的高电平与第二电平直流电源V2相同，频率和占空比与第一电平脉冲信号VIN相同。
可以理解的，作为本实施例的改进，当所述第一电平脉冲信号VIN的高电平小于第二电平直流电源V2时，导致第一电平脉冲信号VIN无法驱动第二半桥电路3的第二PMOSQ3和第二NMOSQ4时，本实施例的脉冲电源电路还包括第二电平转换电路，其中所述第二电平转换电路包括第二集成MOSFET驱动器，通过第二电平转换电路对第一电平脉冲信号VIN进行电平提升，使抬升后的第一电平脉冲信号VIN能够驱动第二半桥电路3的第二PMOSQ3和第二NMOSQ4。其中，第二电平转换电路的电路结构和工作原理可参考所述第一电平转换电路801，在此不再赘述。
作为第一实施例的改进方案，本实施例所提供的一种脉冲电源电路104在第一电平脉冲信号VIN的高电平小于所述第一电平直流电源V1时，还包括第一电平转换电路801；通过第一电平转换电路801对第一电平脉冲信号VIN进行电平提升，增强其驱动能力，使电平提升后的第一电平脉冲信号VIN可驱动控制第一PMOSQ1和第一NMOSQ2交替导通；本实施例可以输出高电平大于第一电平脉冲信号VIN的高电平的脉冲电源，拓宽了输出脉冲电源的范围。
实施例5
参见图10，当所述第一电平直流电源V1大于所述第一集成MOSFET驱动器U1的最大供电电压时，图10是本发明提供的脉冲电源电路的第五实施例的电路方框图。
本实施例的脉冲电源电路105包括第一半桥电路2、第二半桥电路3和第一电平转换电路802；第一电平转换电路802包括第一集成MOSFET驱动器U1以及与第一集成MOSFET驱动器U1相连接的第一电平抬升电路9和第一电平脉冲信号提升电路10；其中，第一电平抬升电路9将第一集成MOSFET驱动器U1的参考地抬升，第一电平脉冲信号提升电路10将第一电平脉冲信号VIN提升后，再输入到第一集成MOSFET驱动器U1的信号输入端；第一电平转换电路802对第一电平脉冲信号VIN进行电平提升后，再输入到第一半桥电路2的控制端，第一半桥电路2在控制端输入的电平提升后的第一电平脉冲信号VIN的控制作用下，将第一半桥电路2的输入端输入的第一电平直流电源V1调制后，通过第一半桥电路2的输出端输出第一电平脉冲电源Vout1；第二半桥电路3在第二半桥电路3的控制端输入的第一电平脉冲信号VIN的控制作用下，将第二半桥电路3的输入端输入的第二电平直流电源V2调制后，通过第二半桥电路3的输出端输出第二电平脉冲电源Vout2。
参见图11，是本发明提供的脉冲电源电路的第五实施例的电路原理图。
第一半桥电路2包括连接的第一PMOSQ1和第一NMOSQ2；第一电平转换电路802包括第一集成MOSFET驱动器U1、第一电平抬升电路9和第一电平脉冲信号提升电路10；第一电平抬升电路9包括第十稳压二极管D9和第十五电阻R14，第一电平脉冲信号提升电路10包括第十一稳压二极管D10和第十六电阻R15；其中，第一集成MOSFET驱动器U1的电源端VDD连接J1端，并且通过第十六电阻R15连接第一集成MOSFET驱动器U1的信号输入端IN；第一集成MOSFET驱动器U1的信号输入端IN还连接第十一稳压二极管D10的阴极，第十一稳压二极管D10的阳极连接J3端；第一集成MOSFET驱动器U1的接地端GND一方面通过第十五电阻R14连接J1端，另一方面连接第十稳压二极管D9阴极，第十稳压二极管D9阳极接地；第一集成MOSFET驱动器U1的信号输出端OUT连接作为第一半桥电路2的控制端的第一PMOSQ1的栅极和第一NMOSQ2的栅极；第一PMOSQ1的源极连接J1端，第一NMOSQ2的源极接地；第一PMOSQ1的漏极和第一NMOSQ2的漏极连接并作为第一半桥电路2的输出端连接J4端。
第二半桥电路3包括连接的第二PMOSQ3和第二NMOSQ4；其中，第二PMOSQ3的栅极和第二NMOSQ4的栅极作为第二半桥电路3的控制端连接J3端；第二PMOSQ3的源极连接J2端，第二NMOSQ4的源极接地；第二PMOSQ3的漏极和第二NMOSQ4的漏极连接并作为第二半桥电路3的输出端连接J5端。
下面对本实施例的工作原理进行描述：
当所述第一电平直流电源V1大于所述第一集成MOSFET驱动器U1的最大供电电压(该实施例为13.2V)时，若直接将第一电平直流电源V1加在第一集成MOSFET驱动器U1的电源端VDD，就超过了第一集成MOSFET驱动器U1的电压范围，因此通过第一电平抬升电路9将第一集成MOSFET驱动器U1的参考地抬升，使第一电平直流电源V1与提升后的参考地之间的差值少于第一集成MOSFET驱动器U1的最大供电电压；同时通过第一电平脉冲信号提升电路10将第一电平脉冲信号VIN提升后再输入到第一集成MOSFET驱动器U1的信号输入端IN，其中，第一电平脉冲信号VIN的提升幅度与第一集成MOSFET驱动器U1的参考地的提升幅度相等；此时，第一电平脉冲信号VIN通过第一集成MOSFET驱动器U1电平提升之后，转变为高电平与第一电平直流电源V1相同，低电平与第一集成MOSFET驱动器U1的系统地电平相同的电平脉冲信号，再输入到第一半桥电路2的第一PMOSQ1和第一NMOSQ2的栅极；第一PMOSQ1和第一NMOSQ2在输入的电平提升后的第一电平脉冲信号VIN的控制作用下交替导通，从而推挽式输出第一电平脉冲电源Vout1；第一电平脉冲电源Vout1的高电平与第一电平直流电源V1相同，频率和占空比与第一电平脉冲信号VIN相同。
同时，因为第一电平脉冲信号VIN的高电平大于第二电平直流电源V2时，第一电平脉冲信号VIN可驱动第二半桥电路3的第二PMOSQ3和第二NMOSQ4，因此第一电平脉冲信号VIN通过J3端直接输入第二PMOSQ3和第二NMOSQ4的栅极，第二PMOSQ3和第二NMOSQ4在输入的第一电平脉冲信号VIN的控制作用下交替导通，从而推挽式输出第二电平脉冲电源Vout2；第二电平脉冲电源Vout2的高电平与第二电平直流电源V2相同，频率和占空比与第一电平脉冲信号VIN相同。
可以理解的，作为本实施例的改进，当所述第二电平直流电源V2大于所述第二集成MOSFET驱动器的最大供电电压时，本实施例的脉冲电源电路还包括第二电平转换电路，其中所述第二电平转换电路包括第二集成MOSFET驱动器以及与第二集成MOSFET驱动器相连接的第二电平抬升电路和第二电平脉冲信号提升电路，通过第二电平抬升电路将第二集成MOSFET驱动器的参考地抬升，且通过第二电平脉冲信号提升电路将第一电平脉冲信号VIN提升后再输入到第二集成MOSFET驱动器的信号输入端，以满足第二集成MOSFET驱动器的供电要求；其中，第二电平转换电路的电路结构和工作原理可参考所述第一电平转换电路802，在此不再赘述。
作为第四实施例的改进方案，本实施例所提供的一种脉冲电源电路105在第一电平直流电源V1大于第一集成MOSFET驱动器U1的最大供电电压时，还包括第一电平抬升电路9和第一电平脉冲信号提升电路10；通过第一电平抬升电路9将第一集成MOSFET驱动器U1的参考地抬升，且通过第一电平脉冲信号提升电路10将第一电平脉冲信号VIN提升后再输入到所述第一集成MOSFET驱动器U1的信号输入端IN，以满足第一集成MOSFET驱动器U1的供电要求，保证第一集成MOSFET驱动器U1的安全；本实施例可以输出高电平大于第一集成MOSFET驱动器U1的最大供电电压的脉冲电源，拓宽了输出脉冲电源的范围。
实施例6
参见图12，当所述第一电平直流电源V1大于PMOS/NMOS的最大栅源电压(通常为20V左右)时，图12是本发明提供的脉冲电源电路的第六实施例的电路方框图。
本实施例的脉冲电源电路106包括第一半桥电路2、第二半桥电路3和第一电平转换电路803；第一电平转换电路803包括第一集成MOSFET驱动器U1、与第一集成MOSFET驱动器U1相连接的第一电平抬升电路9和第一电平脉冲信号提升电路10、第三集成MOSFET驱动器U2以及与第三集成MOSFET驱动器U2电源端相连接的第一电源供电电路11；其中，第一电平抬升电路9将第一集成MOSFET驱动器U1的参考地抬升，第一电平脉冲信号提升电路10将第一电平脉冲信号VIN提升后，再输入到第一集成MOSFET驱动器U1的信号输入端；第一集成MOSFET驱动器U1对第一电平脉冲信号VIN进行电平提升后，再输入到第一半桥电路2的控制端；同时第一电源供电电路11将第一电平直流电源V1电平降低后再输入到第三集成MOSFET驱动器U2的电源端，第三集成MOSFET驱动器U4对第一电平脉冲信号VIN进行电平提升后，输入到第一半桥电路2的控制端，第一半桥电路2在控制端输入的电平提升后的第一电平脉冲信号VIN的控制作用下，将第一半桥电路2的输入端输入的第一电平直流电源V1调制后，通过第一半桥电路2的输出端输出第一电平脉冲电源Vout1；第二半桥电路3在第二半桥电路3的控制端输入的第一电平脉冲信号VIN的控制作用下，将第二半桥电路3的输入端输入的第二电平直流电源V2调制后，通过第二半桥电路3的输出端输出第二电平脉冲电源Vout2。
参见图13，是本发明提供的脉冲电源电路的第六实施例的电路原理图。
第一半桥电路2包括连接的第一PMOSQ1和第一NMOSQ2；第一电平转换电路803包括第一集成MOSFET驱动器U1、第一电平抬升电路9、第一电平脉冲信号提升电路10、第三集成MOSFET驱动器U2和第一电源供电电路11；第一电平抬升电路9包括第十稳压二极管D9和第十五电阻R14，第一电平脉冲信号提升电路10包括第十一稳压二极管D10和第十六电阻R15；第一电源供电电路11包括第一电容C6、第十九电阻R16和第十四稳压二极管D11；
其中，第一集成MOSFET驱动器U1的电源端VDD连接J1端，并且通过第十六电阻R15连接第一集成MOSFET驱动器U1的信号输入端IN；第一集成MOSFET驱动器U1的信号输入端IN还连接第十一稳压二极管D10的阴极，第十一稳压二极管D10的阳极连接J3端；第一集成MOSFET驱动器U1的接地端GND一方面通过第十五电阻R14连接J1端，另一方面连接第十稳压二极管D9阴极，第十稳压二极管D9阳极接地；第一集成MOSFET驱动器U1的信号输出端OUT连接第一半桥电路2的第一PMOSQ1的栅极。第三集成MOSFET驱动器U2的电源端VDD一方面通过第十九电阻R16连接J1端，并且连接第十四稳压二极管D11的阴极，第十四稳压二极管D11的阳极接地；另一方面，第三集成MOSFET驱动器U2的电源端VDD还通过第一电容C6连接第十四稳压二极管D11的阳极并接地；第三集成MOSFET驱动器U2的信号输入端IN连接J3端，第三集成MOSFET驱动器U2的接地端GND接地，第三集成MOSFET驱动器U2的信号输出端OUT连接第一半桥电路2的第一NMOSQ2的栅极。第一PMOSQ1的源极连接J1端，第一NMOSQ2的源极接地；第一PMOSQ1的漏极和第一NMOSQ2的漏极连接并作为第一半桥电路2的输出端连接J4端。
第二半桥电路3包括连接的第二PMOSQ3和第二NMOSQ4；其中，第二PMOSQ3的栅极和第二NMOSQ4的栅极作为第二半桥电路3的控制端连接J3端；第二PMOSQ3的源极连接J2端，第二NMOSQ4的源极接地；第二PMOSQ3的漏极和第二NMOSQ4的漏极连接并作为第二半桥电路3的输出端连接J5端。
下面对本实施例的工作原理进行描述：
当所述第一电平直流电源V1大于PMOS/NMOS的最大栅源电压(通常为20V左右)时，若直接将通过第一集成MOSFET驱动器U1电平提升过的第一电平脉冲信号VIN连接到第一NMOSQ2的栅极，则此时第一NMOSQ2的栅源电压将大于最大栅源电压，因此通过第一电源供电电路11将第一电平直流电源V1的电平降低之后再输入到第三集成MOSFET驱动器U2的电源端VDD，从而使第一电平脉冲信号VIN通过第三集成MOSFET驱动器U2电平提升之后，转变为高电平小于PMOS/NMOS的最大栅源电压的电平脉冲信号，再输入到第一NMOSQ2的栅极，从而保证第一NMOS Q2的安全。第一半桥电路2的第一PMOSQ1和第一NMOSQ2交替导通，从而推挽式输出第一电平脉冲电源Vout1；第一电平脉冲电源Vout1的高电平与第一电平直流电源V1相同，频率和占空比与第一电平脉冲信号VIN相同。
同时，因为第一电平脉冲信号VIN的高电平大于第二电平直流电源V2时，第一电平脉冲信号VIN可驱动第二半桥电路3的第二PMOSQ3和第二NMOSQ4，因此第一电平脉冲信号VIN通过J3端直接输入第二PMOSQ3和第二NMOSQ4的栅极，第二PMOSQ3和第二NMOSQ4在输入的第一电平脉冲信号VIN的控制作用下交替导通，从而推挽式输出第二电平脉冲电源Vout2；第二电平脉冲电源Vout2的高电平与第二电平直流电源V2相同，频率和占空比与第一电平脉冲信号VIN相同。
可以理解的，作为本实施例的改进，当所述第二电平直流电源V2大于PMOS/NMOS的最大栅源电压(通常为20V左右)时，本实施例的脉冲电源电路还包括第二电平转换电路，其中所述第二电平转换电路包括第二集成MOSFET驱动器、与第二集成MOSFET驱动器相连接的第二电平抬升电路和第二电平脉冲信号提升电路、第四集成MOSFET驱动器以及与第四集成MOSFET驱动器电源端相连接的第二电源供电电路，通过第二电源供电电路将第二电平直流电源V2的电平降低后再输入到第四集成MOSFET驱动器电源端，从而使通过第四集成MOSFET驱动器电平提升后的第一电平脉冲信号连接第二NMOS4的栅极时，第二NMOS4的栅源电压不超过最大控制电压，保证第二NMOS 4的安全。其中，第二电平转换电路的电路结构和工作原理可参考所述第一电平转换电路803，在此不再赘述。
作为第五实施例的改进方案，本实施例所提供的一种脉冲电源电路106在第一电平直流电源V1大于PMOS/NMOS的最大栅源电压(通常为20V左右)时，还包括第三集成MOSFET驱动器U2和连接在第三集成MOSFET驱动器U2电源端VDD的第一电源供电电路11；通过第一电源供电电路11将第一电平直流电源V1的电平降低后再输入到第三集成MOSFET驱动器U2电源端VDD，从而使通过第三集成MOSFET驱动器U2电平提升后的第一电平脉冲信号VIN连接第一NMOSQ2的栅极时，第一NMOSQ2的栅源电压不超过最大控制电压，保证第一NMOS Q2的安全；本实施例可以输出高电平大于PMOS/NMOS的最大栅源电压的脉冲电源，拓宽了输出脉冲电源的范围。
实施例7
下面以第一电平脉冲信号是频率为100KHZ，占空比为0～100，高电平为5V的可调TTL电平脉冲信号，第一电平直流电源为8V直流电源，第二电平直流电源为28V为例，对本发明的脉冲电源电路做进一步描述。
参见图14，是本发明提供的脉冲电源电路的第七实施例的电路方框图。
本实施例的脉冲电源电路107包括第一半桥电路2、第二半桥电路3、第一输入能量储存电路4、第二输入能量储存电路5、第一半桥死区时间调节电路6、第二半桥死区时间调节电路7、第一电平转换电路801和第二电平转换电路12；其中，第一输入能量储存电路4将8V直流电源储存能量后，再连接到第一半桥电路2的输入端、第一电平转换电路801和第一半桥死区时间调节电路6的电源端，第一电平转换电路801对输入的TTL电平脉冲信号进行电平提升后，再输入到第一半桥电路2的控制端，由第一半桥死区时间调节电路6调节第一半桥电路2的控制端输入的电平提升后的TTL电平脉冲信号的上升沿和下降沿，第一半桥电路2在控制端输入的脉冲信号的控制作用下，将第一半桥电路2输入端输入的8V直流电源调制输出高电平为8V的脉冲电源；第二输入能量储存电路5将28V直流电源储存能量后，再连接到第二半桥电路3的输入端、第二电平转换电路12和第二半桥死区时间调节电路7的电源端，第二电平转换电路12对输入的TTL电平脉冲信号进行电平提升后，再输入到第二半桥电路3的控制端，由第二半桥死区时间调节电路7调节第二半桥电路3的控制端输入的电平提升后的TTL电平脉冲信号的上升沿和下降沿，第二半桥电路3在控制端输入的脉冲信号的控制作用下，将第二半桥电路3输入端输入的28V直流电源调制输出高电平为28V的脉冲电源。
参见图15，是本发明提供的脉冲电源电路的第七实施例的电路原理图。
J1端作为脉冲电源电路1的第一电源输入端(用于输入8V直流电源)，J2端作为脉冲电源电路1的第二电源输入端(用于输入28V直流电源)，J3端作为脉冲电源电路1的信号输入端(用于输入TTL电平脉冲信号)，J4端作为脉冲电源电路1的第一信号输出端(用于输出+8V脉冲电源)，J5端作为脉冲电源电路1的第二信号输出端(用于输出+28V脉冲电源)。
第一输入能量储存电路4包括电容C1、电容C2、电容C3和电容C4；第一电平转换电路801包括第一集成MOSFET驱动器U1和第十三电阻R13；第一半桥死区时间调节电路6包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第二二极管D2、第三二极管D3、第四二极管D4和第五二极管D5；第一半桥电路2包括集成一个P沟道和一个N沟道MOSFET的芯片U4。
其中，电容C1、电容C2、电容C3和电容C4并联后的一端接地，另一端一方面连接J1端，另一方面同时连接第一集成MOSFET驱动器U1的电源端，第六电阻R6一端，以及芯片U4的S2引脚；第一集成MOSFET驱动器U1的信号输入端IN连接J3端，并且通过第十三电阻R13接地；第一集成MOSFET驱动器U1的接地端GND接地；第一集成MOSFET驱动器U1的信号输出端OUT通过第一电阻R1连接第二二极管D2的阳极，第二二极管D2的阴极一方面连接芯片U4的G1引脚，另一方面通过第三电阻R3接地；第一集成MOSFET驱动器U1的信号输出端OUT还连接第三二极管D3的阴极，第三二极管D3的阳极通过第二电阻R2连接芯片U4的G1引脚；第一集成MOSFET驱动器U1的信号输出端OUT还通过第五电阻R5连接第五二极管D5的阳极，第五二极管D5的阴极连接芯片U4的G2引脚；第一集成MOSFET驱动器U1的信号输出端OUT还连接第四二极管D4的阴极，第四二极管D4的阳极连接第四电阻R4后，一方面连接第六电阻R6的另一端另一方面连接芯片U4的G2引脚；芯片U4的S1引脚接地，D1引脚和D2引脚连接并作为第一半桥电路8的输出端连接J4端。
第二输入能量储存电路5包括电容C5、电容C6、电容C7、电容C8、电容C9、电容C10、电容C11、电容C12、电容C13、电容C14和电容C15；第二电平转换电路12包括第二集成MOSFET驱动器U2、第二电平抬升电路和第二电平脉冲信号提升电路，第二电平抬升电路包括第十二稳压二极管D10和第十七电阻R14，第二电平脉冲信号提升电路包括第十三稳压二极管D11和第十八电阻R15；第二电平转换电路12还包括第四集成MOSFET驱动器U3和第一电源供电电路，第一电源供电电路包括第二电容C16、第二十电阻R16和第十五稳压二极管D12；第二半桥死区时间调节电路7包括第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第六二极管D6、第七二极管D7、第八二极管D8和第九二极管D9；第二半桥电路3包括集成一个P沟道和一个N沟道MOSFET的芯片U5。
其中，电容C5、电容C6、电容C7、电容C8、电容C9、电容C10、电容C11、电容C12、电容C13、电容C14和电容C15并联后的一端接地，另一端一方面连接J2端，另一方面同时连接第二集成MOSFET驱动器U2的电源端，第四集成MOSFET驱动器U3的电源端，第十二电阻R12的一端，第十七电阻R14的一端，第十八电阻R15的一端，第二十电阻R16的一端，以及芯片U5的S2引脚；第四集成MOSFET驱动器U3的电源端VDD一方面连接第二十电阻R16的另一端，并且连接第十五稳压二极管D12的阴极，第十五稳压二极管D12的阳极接地；另一方面，第四集成MOSFET驱动器U3的电源端VDD还通过第二电容C16连接第十五稳压二极管D12的阳极并接地；第四集成MOSFET驱动器U3的信号输入端IN连接J3端，第四集成MOSFET驱动器U3的接地端GND接地，第四集成MOSFET驱动器U3的信号输出端OUT通过第七电阻R7连接第六二极管D6的阳极，第六二极管D6的阴极一方面连接芯片U5的G1引脚，另一方面通过第九电阻R9接地；第四集成MOSFET驱动器U3的信号输出端OUT还连接第七二极管D7的阴极，第七二极管D7的阳极通过第八电阻R8连接芯片U5的G1引脚；第二集成MOSFET驱动器U2的信号输入端IN一方面连接第十八电阻R15的另一端，另一方面连接第十三稳压二极管D11的阴极,第十三稳压二极管D11的阳极连接J3端；第二集成MOSFET驱动器U2的接地端GND一方面连接第十七电阻R14的另一端，另一方面连接第十二稳压二极管D10的阴极，第十二稳压二极管D10的阳极接地；第二集成MOSFET驱动器U2的信号输出端OUT通过第十一电阻R11连接第九二极管D9的阳极，第九二极管D9的阴极连接芯片U5的G2引脚；第四集成MOSFET驱动器U2的信号输出端OUT还连接第八二极管D8的阴极，第八二极管D8的阳极连接第十电阻R10后，一方面连接第十二电阻R12的另一端，另一方面连接芯片U5的G2引脚；芯片U5的S1引脚接地，D1引脚和D2引脚连接，一方面作为第二半桥电路9的输出端连接J5端，另一方面连接第一二极管D1的阴极，第一二极管D1的阳极接地。
下面对本实施例的工作原理进行描述：
电容C1～C4为8V直流电源输入电容，主要作用是存储能量。TTL电平脉冲信号通过第一集成MOSFET驱动器U1电平提升后，信号由输入的0～5VTTL电平脉冲信号转变为0～8V电平脉冲信号，且电平驱动能力增强。第十三电阻R13为下拉电阻，保证在无TTL电平脉冲信号输入的情况下输出关闭。该0～8V电平脉冲经过由第一电阻R1，第二电阻R2，第二二极管D2，第三二极管D3组成的边沿调节电路，驱动芯片U4的N沟道MOSFET。同时经过第四电阻R4，第五电阻R5，第四二极管D4，第五二极管D5组成的边沿调节电路，驱动芯片U4的P沟道MOSFET。第三电阻R3上的分压为芯片U4中集成N沟道MOSFET开通和关断提供控制信号，第六电阻R6上的分压为芯片U4中集成P沟道MOSFET开通和关断提供控制信号。当第一集成MOSFET驱动器U1输出的信号为高电平时，芯片U4的N沟道MOSFET导通，P沟道MOSFET关断，当第一集成MOSFET驱动器U1输出的信号为低电平时，芯片U4的N沟道MOSFET关断，P沟道MOSFET开通。从而实现+8V脉冲电源的推挽式输出。
电容C5～C15为+28V电源输入电容，主要作用是存储能量。TTL电平脉冲信号通过第一集成MOSFET驱动器U1电平提升后，信号由输入的0～5VTTL电平脉冲信号转变为0～8V电平脉冲信号，且电平驱动能力增强。由于第四集成MOSFET驱动器U3的最大供电电压为13.2V，采用第二十电阻R16和第十五稳压二极管D12的稳压结构为第四集成MOSFET驱动器U3提供8V的供电电压，同时在第十五稳压二极管D12两端并联一个第二电容C16，保证第四集成MOSFET驱动器U3的输出从低电平向高电平跳变的过程中供电能力。TTL电平脉冲信号通过第四集成MOSFET驱动器U3电平提升后，信号由输入的0～5VTTL电平脉冲信号转变为0～8V电平脉冲信号，且电平驱动能力增强。该0～8V电平脉冲经过由第七电阻R7，第八电阻R8，第六二极管D6，第七二极管D7组成的边沿调节电路，驱动芯片U5的N沟道MOSFET。由于第二集成MOSFET驱动器U2最大供电电压为13.2V，采用第十七电阻R14和第十二稳压二极管D10的稳压结构将第二集成MOSFET驱动器U2的参考地抬升至系统地的20V，满足芯片的供电范围要求，第十八电阻R15和第十三稳压二极管D11的稳压结构将输入的0～5VTTL电平脉冲信号抬升为20～25V的TTL电平脉冲信号，用于控制第二集成MOSFET驱动器U2。TTL电平脉冲信号通过第二集成MOSFET驱动器U2电平提升后，信号由输入的0～5VTTL电平脉冲信号转变为20～28V电平脉冲信号，经过第十电阻R10，第十一电阻R11，第八二极管D8，第九二极管D9组成的边沿调节电路，驱动芯片U5的P沟道MOSFET。第九电阻R9上的分压为芯片U5中集成N沟道MOSFET开通和关断提供控制信号，第十二电阻R12上的分压为芯片U5中集成P沟道MOSFET开通和关断提供控制信号。第二集成MOSFET驱动器U2输出的信号为高电平时28V，芯片U5的P沟道MOSFET关闭，此时第四集成MOSFET驱动器U2输出的信号为高电平8V，芯片U5的N沟道MOSFET开通，输出为低电平。第二集成MOSFET驱动器U2输出的信号为低电平时20V，芯片U5的P沟道MOSFET开通，此时第四集成MOSFET驱动器U2信号为地电平0V，芯片U5的N沟道MOSFET关断，输出高电平。从而实现+28V通道推挽式输出。第一二极管D1为输出电平钳位二极管，当MOSFET快速关断，负载中的寄生电感可能感生很高的反向电压，会危害MOSFET的安全。第一二极管D1会在下降沿过程中将反向感应电压箝位在-0.7V，保证了输出MOSFET的安全。
该实施例最终输出两路脉冲电源波形，其中第一电平脉冲电源是高电平为8V，频率和占空比同输入TTL相同的脉冲电源，另一路第二电平脉冲电源是高电平为28V，频率和占空比同输入TTL相同的脉冲电源。且输出脉冲具有较强驱动能力，可以驱动较大的容性负载，同时保证输出脉冲的边沿的时间：设计8V脉冲能够驱动1A的负载，28V脉冲能够驱动3A的负载。且脉冲边缘要在100KHZ调制下，带容性负载时小于等于50ns。弥补了单管设计带容性负载效果差的缺点。
综上所述，本发明的多个实施例所公开的脉冲电源电路包括第一半桥电路和第二半桥电路，在半桥电路控制端输入的第一电平脉冲信号的控制作用下，将半桥电路输入端输入的第一电平直流电源/第二电平直流电源调制输出第一电平脉冲电源/第二电平脉冲电源，从而实现两路脉冲电源的输出；另外，所述第一半桥电路和第二半桥电路采用双管设计，包括PMOS和NMOS，PMOS和NMOS在输入的第一电平脉冲信号的控制作用下交替导通，当PMOS导通时，输出为直流电源电平，当NMOS导通时，输出为地电平；采用该推挽式的输出结构，即使负载具有较大容性，也可以在NMOS导通时将负载电量释放，使负载快速回到低电平状态，因此该输出结构可以弥补现有技术单管设计带容性负载效果差的缺点。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和变形，这些改进和变形也视为本发明的保护范围。

Claims (17)

1.一种脉冲电源电路，其特征在于，包括第一半桥电路和第二半桥电路；
所述第一半桥电路包括连接的第一PMOS和第一NMOS，所述第一PMOS和第一NMOS在输入的第一电平脉冲信号的控制作用下交替导通，从而将输入的第一电平直流电源转换成第一电平脉冲电源并输出；
所述第二半桥电路包括连接的第二PMOS和第二NMOS，所述第二PMOS和第二NMOS在输入的所述第一电平脉冲信号的控制作用下交替导通，从而将输入的第二电平直流电源转换成第二电平脉冲电源并输出。
2.如权利要求1所述的脉冲电源电路，其特征在于，
所述第一半桥电路的第一PMOS的栅极和第一NMOS的栅极作为第一半桥电路的控制端以接收所述第一电平脉冲信号；所述第一PMOS的源极连接所述第一电平直流电源，所述第一NMOS的源极接地；所述第一PMOS的漏极和第一NMOS的漏极连接并作为所述第一半桥电路的输出端以输出所述第一电平脉冲电源；
所述第二半桥电路的第二PMOS的栅极和第二NMOS的栅极作为第二半桥电路的控制端以接收所述第一电平脉冲信号；所述第二PMOS的源极连接所述第二电平直流电源，所述第一NMOS的源极接地；所述第二PMOS的漏极和第二NMOS的漏极连接并作为所述第二半桥电路的输出端以输出所述第二电平脉冲电源。
3.如权利要求2所述的脉冲电源电路，其特征在于，所述第二半桥电路还包括第一二极管；所述第一二极管的阴极连接所述第二PMOS的漏极和第二NMOS的漏极，所述第一二极管的阳极接地。
4.如权利要求1所述的脉冲电源电路，其特征在于，
所述第一半桥电路的输入端通过第一输入能量储存电路连接所述第一电平直流电源，所述第一输入能量储存电路包括至少两个电容，所述至少两个电容并联后的一端接地，另一端同时连接所述第一电平直流电源和所述第一半桥电路；
所述第二半桥电路的输入端通过第二输入能量储存电路连接所述第二电平直流电源，所述第二输入能量储存电路包括至少两个电容，所述至少两个电容并联后的一端接地，另一端同时连接所述第二电平直流电源和所述第二半桥电路。
5.如权利要求2所述的脉冲电源电路，其特征在于，
所述第一半桥电路的控制端通过第一半桥死区时间调节电路接收所述第一电平脉冲信号；其中，所述第一半桥死区时间调节电路用于调节所述第一半桥电路的第一PMOS和第一NMOS的上升沿和下降沿，以防止所述第一半桥电路的第一PMOS和第一NMOS交替导通时出现同时导通；
所述第二半桥电路的控制端通过第二半桥死区时间调节电路接收所述第一电平脉冲信号；其中，所述第二半桥死区时间调节电路用于调节所述第二半桥电路的第二PMOS和第二NMOS的上升沿和下降沿，以防止所述第二半桥电路的第二PMOS和第二MOS交替导通时出现同时导通而造成短路。
6.如权利要求5所述的脉冲电源电路，其特征在于，
所述第一半桥死区时间调节电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第二二极管、第三二极管、第四二极管和第五二极管；
所述第二二极管的阳极通过所述第一电阻接收所述第一电平脉冲信号，所述第二二极管的阴极一方面连接所述第一NMOS的栅极，另一方面通过所述第三电阻接地；所述第三二极管的阳极通过所述第二电阻连接所述第一NMOS的栅极，所述第三二极管的阴极接收所述第一电平脉冲信号；
所述第四二极管的阳极连接所述第四电阻后，一方面通过所述第六电阻连接所述第一电平直流电源，另一方面连接所述第一PMOS的栅极，所述第四二极管的阴极接收所述第一电平脉冲信号；所述第五二极管的阳极通过所述第五电阻接收所述第一电平脉冲信号，所述第五二极管的阴极连接所述第一PMOS的栅极。
7.如权利要求6所述的脉冲电源电路，其特征在于，
所述第二半桥死区时间调节电路包括第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第六二极管、第七二极管、第八二极管和第九二极管；
所述第六二极管的阳极通过所述第七电阻接收所述第一电平脉冲信号，所述第六二极管的阴极一方面连接所述第二NMOS的栅极，另一方面通过所述第九电阻接地；所述第七二极管的阳极通过所述第八电阻连接所述第二NMOS的栅极，所述第七二极管的阴极接收所述第一电平脉冲信号；
所述第八二极管的阳极连接所述第十电阻后，一方面通过所述第十二电阻连接所述第二电平直流电源，另一方面连接所述第二PMOS的栅极，所述第八二极管的阴极接收所述第一电平脉冲信号；所述第九二极管的阳极通过所述第十一电阻接收所述第一电平脉冲信号，所述第九二极管的阴极连接所述第二PMOS的栅极。
8.如权利要求2所述的脉冲电源电路，其特征在于，当所述第一电平脉冲信号的高电平小于所述第一电平直流电源时，所述脉冲电源电路还包括：
第一电平转换电路，用于对所述第一电平脉冲信号进行电平提升，并将电平提升后的第一电平脉冲信号输出给所述第一半桥电路；
所述第一PMOS和第一NMOS在输入的第一电平脉冲信号的控制作用下交替导通包括：所述第一PMOS和第一NMOS在输入的经第一电平转换电路电平提升后的第一电平脉冲信号的控制作用下交替导通。
9.如权利要求8所述的脉冲电源电路，其特征在于，所述第一电平转换电路包括第一集成MOSFET驱动器和第十三电阻；
所述第一集成MOSFET驱动器的电源端连接所述第一电平直流电源，信号输入端接收所述第一电平脉冲信号并且通过所述第十三电阻接地；所述第一集成MOSFET驱动器的接地端接地，信号输出端连接所述第一半桥电路的控制端。
10.如权利要求2所述的脉冲电源电路，其特征在于，当所述第一电平脉冲信号的高电平小于所述第二电平直流电源时，所述脉冲电源电路还包括：
第二电平转换电路，用于对所述第一电平脉冲信号进行电平提升，并将电平提升后的第一电平脉冲信号输出给所述第二半桥电路；
所述第二PMOS和第二NMOS在输入的第一电平脉冲信号的控制作用下交替导通包括：所述第二PMOS和第二NMOS在输入的经第二电平转换电路电平提升后的第一电平脉冲信号的控制作用下交替导通。
11.如权利要求10所述的脉冲电源电路，其特征在于，所述第二电平转换电路包括第二集成MOSFET驱动器和第十四电阻；
所述第二集成MOSFET驱动器的电源端连接所述第二电平直流电源，信号输入端接收所述第一电平脉冲信号并且通过所述第十四电阻接地；所述第二集成MOSFET驱动器的接地端接地，信号输出端连接所述第二半桥电路的控制端。
12.如权利要求9所述的脉冲电源电路，其特征在于，当所述第一电平直流电源大于所述第一集成MOSFET驱动器的最大供电电压时，所述第一电平转换电路还包括：
第一电平抬升电路，用于将第一集成MOSFET驱动器的参考地抬升，使所述第一电平直流电源与提升后的参考地之间的差值少于所述第一集成MOSFET驱动器的最大供电电压；所述第一电平转换电路还包括：
第一电平脉冲信号提升电路，用于将所述第一电平脉冲信号提升后再输入到所述第一集成MOSFET驱动器的信号输入端；其中，所述第一电平脉冲信号的提升幅度与所述第一集成MOSFET驱动器的参考地的提升幅度相等。
13.如权利要求12所述的脉冲电源电路，其特征在于，所述第一电平抬升电路包括第十稳压二极管和第十五电阻；所述第十稳压二级管的阳极接地，所述第十稳压二级管的阴极连接所述第一集成MOSFET驱动器的接地端，并且通过所述第十五电阻连接所述第一电平直流电源；
所述第一电平脉冲信号提升电路包括第十一稳压二极管和第十六电阻；所述第十一稳压二极管的阳极接收所述第一电平脉冲信号，所述第十一稳压二极管的阴极连接所述第一集成MOSFET驱动器的信号输入端，并且通过所述第十六电阻连接所述第一电平直流电源。
14.如权利要求11所述的脉冲电源电路，其特征在于，当所述第二电平直流电源大于所述第二集成MOSFET驱动器的最大供电电压时，所述第二电平转换电路还包括：
第二电平抬升电路，用于将第二集成MOSFET驱动器的参考地抬升，使所述第二电平直流电源与提升后的参考地之间的差值少于所述第二集成MOSFET驱动器的最大供电电压；所述第二电平转换电路还包括：
第二电平脉冲信号提升电路，用于将所述第一电平脉冲信号提升后再输入到所述第二集成MOSFET驱动器的信号输入端；其中，所述第一电平脉冲信号的提升幅度与所述第二集成MOSFET驱动器的参考地的提升幅度相等。
15.如权利要求14所述的脉冲电源电路，其特征在于，所述第二电平抬升电路包括第十二稳压二极管和第十七电阻；所述第十二稳压二极管的阳极接地，所述第十二稳压二极管的阴极连接所述第二集成MOSFET驱动器的接地端，并且通过所述第十七电阻连接所述第二电平直流电源；
所述第二电平脉冲信号提升电路包括第十三稳压二极管和第十八电阻；所述第十三稳压二极管的阳极接收所述第一电平脉冲信号，所述第十三稳压二极管的阴极连接所述第二集成MOSFET驱动器的信号输入端，并且通过所述第十八电阻连接所述第二电平直流电源。
16.如权利要求13所述的脉冲电源电路，其特征在于，当所述第一电平直流电源大于PMOS/NMOS的最大栅源电压时，所述第一集成MOSFET驱动器的信号输出端只连接到所述第一半桥电路的第一PMOS的栅极；所述第一电平转换电路还包括：
第三集成MOSFET驱动器，所述第三集成MOSFET驱动器的电源端通过第一电源供电电路连接所述第一电平直流电源，所述第一电源供电电路包括第一电容、第十九电阻和第十四稳压二极管；
所述第三集成MOSFET驱动器的电源端一方面通过所述第十九电阻连接第一电平直流电源，并且连接所述第十四稳压二极管的阴极，所述第十四稳压二极管的阳极接地；另一方面，所述第三集成MOSFET驱动器的电源端还通过所述第一电容连接所述第十四稳压二极管的阳极并接地；所述第三集成MOSFET驱动器的信号输入端接收所述第一电平脉冲信号，接地端接地，信号输出端连接所述第一半桥电路的第一NMOS的栅极。
17.如权利要求15所述的脉冲电源电路，其特征在于，当所述第二电平直流电源大于PMOS/NMOS的最大栅源电压时，所述第二集成MOSFET驱动器的信号输出端只连接到所述第二半桥电路的第二PMOS的栅极；所述第二电平转换电路还包括：
第四集成MOSFET驱动器，所述第四集成MOSFET驱动器的电源端通过第二电源供电电路连接所述第二电平直流电源，所述第二电源供电电路包括第二电容、第二十电阻和第十五稳压二极管；
所述第四集成MOSFET驱动器的电源端一方面通过所述第二十电阻连接第二电平直流电源，并且连接所述第十五稳压二极管的阴极，所述第十五稳压二极管的阳极接地；另一方面，所述第四集成MOSFET驱动器的电源端还通过所述第二电容连接所述第十五稳压二极管的阳极并接地；所述第四集成MOSFET驱动器的信号输入端接收所述第一电平脉冲信号，接地端接地，信号输出端连接所述第二半桥电路的第二NMOS的栅极。
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