CN107066329B - 半导体装置以及半导体装置的控制方法 - Google Patents

半导体装置以及半导体装置的控制方法 Download PDF

Info

Publication number
CN107066329B
CN107066329B CN201610973476.2A CN201610973476A CN107066329B CN 107066329 B CN107066329 B CN 107066329B CN 201610973476 A CN201610973476 A CN 201610973476A CN 107066329 B CN107066329 B CN 107066329B
Authority
CN
China
Prior art keywords
unit
control
control receiving
operation request
arbitration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610973476.2A
Other languages
English (en)
Other versions
CN107066329A (zh
Inventor
长谷昌
津田哲治
西川直宏
井上由纪
望月诚二
松原胜重
今冈连
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN107066329A publication Critical patent/CN107066329A/zh
Application granted granted Critical
Publication of CN107066329B publication Critical patent/CN107066329B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
    • G06F9/5027—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals
    • G06F9/5044—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals considering hardware capabilities
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
    • G06F15/17306—Intercommunication techniques
    • G06F15/17312—Routing techniques specific to parallel machines, e.g. wormhole, store and forward, shortest path problem congestion
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
    • G06F9/526—Mutual exclusion algorithms

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computing Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Microcomputers (AREA)
  • Advance Control (AREA)
  • Logic Circuits (AREA)

Abstract

本发明涉及一种半导体装置以及半导体装置的控制方法。在半导体装置中，减小了当使用共享资源时进行仲裁所需的CPU的负荷。所述半导体装置包括CPU部件和硬件IP。在CPU部件中，执行软件模块。所述硬件IP包括存储单元、仲裁单元和计算单元。所述存储单元包括分别接收软件模块发送的操作请求的控制接收单元。计算单元基于从所述控制接收单元发送的操作请求来执行处理。所述仲裁单元控制在所述控制接收单元和所述计算单元之间的信息传输，使得所述计算单元只从所述控制接收单元中的任一个接收操作请求。

Description

半导体装置以及半导体装置的控制方法
相关申请的交叉引用
包括说明书、附图和摘要的、于2015年12月2日提交的日本专利申请No.2015-235387的公开的全部内容以引用方式并入本文中。
技术领域
本发明涉及半导体装置和半导体装置的控制方法。
背景技术
SoC(片上系统)是其中集成了多个功能的半导体芯片。SoC包括多个CPU。在SoC中，同时执行多个应用。近年来，通过改进上面安装有SoC的系统的性能，推进SoC的规模扩大。
在SoC中，可同时从多个应用接收对半导体芯片的硬件IP(知识产权(intellectual property))的操作请求。硬件IP是为了形成半导体芯片针对各功能收集的部分电路信息并且是由硬件实现的信息。在这种情况下，为了避免故障等，必须仲裁彼此冲突的操作请求。
作为这种仲裁的方法，提出了通过软件处理来仲裁彼此冲突的操作请求的方法(日本未审专利申请公开No.2010-140290)。在这种方法中，通过在多个CPU之间执行通信来调节优先级并且基于调节的结果来使用共享资源。
还提出了通过软件处理来仲裁彼此冲突的操作请求的另一种方法(日本未审专利申请公开No.2011-232956)。在这种方法中，操作系统和/或应用(软件)执行发信号(semaphore)管理，使得获取共享资源的使用权。
发明内容
然而，发明人发现如上所述的仲裁方法具有下述的问题。在上述的仲裁方法中，为了获取使用共享资源的权限，必须通过CPU之间的通信以及操作系统和应用(软件)之间的通信来执行仲裁处理。因此，仲裁处理的响应取决于CPU吞吐量、操作系统和应用(软件)。随着半导体装置的硬件IP的速度增加，软件的响应频率增大并且施加到CPU的负荷也增大。因此，难以通过软件实现仲裁处理的响应性能。
通过对本说明书的描述和附图，其他目的和新颖特征将变得清楚。
根据实施例，一种半导体装置包括在其中执行多个软件模块的CPU部件和硬件IP。该硬件IP包括：第一存储单元，其包括接收多个软件模块中的操作请求的多个控制接收单元；计算单元，其基于操作请求来执行处理；以及仲裁单元，其控制多个控制接收单元和计算单元之间的信息传输，使得计算单元只接收一个操作请求。
根据实施例，在包括其中执行多个软件模块的CPU部件和硬件IP的半导体装置中，一种半导体装置的控制方法控制硬件IP的第一存储单元中包括的多个控制接收单元和硬件IP的计算单元之间的信息传输，使得计算单元只从接收多个软件模块的操作请求的多个控制接收单元中的任一个接收操作请求。
根据实施例，可以减小当使用半导体装置中的共享资源时进行仲裁所需的CPU的负荷。
附图说明
图1是示意性示出根据第一实施例的半导体装置的硬件配置的框图。
图2是示意性示出根据第一实施例的半导体装置的配置的框图。
图3是示出根据第一实施例的半导体装置中的仲裁操作的框图。
图4是示出根据第一实施例的半导体装置的计算单元的响应操作的框图。
图5是示意性示出根据第二实施例的半导体装置的配置的框图。
图6是示意性示出根据第三实施例的半导体装置的配置的框图。
图7是示意性示出根据第四实施例的半导体装置的配置的框图。
图8是示出根据第四实施例的半导体装置的操作的框图。
具体实施方式
下文中，将参照附图描述本发明的实施例。在各附图中，用相同的参考符号指代相同的组件并且酌情省略冗余的描述。
第一实施例
将描述根据第一实施例的半导体装置100。图1是示意性示出根据第一实施例的半导体装置100的硬件配置的框图。半导体装置100包括CPU(中央处理单元)10_1至10_N(N是大于或等于2的整数)和硬件IP(知识产权)11。CPU 10_1至10_N和硬件IP11可通过总线20进行彼此之间信息的发送和接收。
CPU 10_1至10_N被配置为能够执行预定的操作系统。操作系统可由CPU 10_1至10_N中的任一个来执行或者可由多个CPU来执行。这个示例表明CPU 10_1至10_N分别执行操作系统OS_1至OS_N。下文中，为了简化描述，CPU 10_1至10_N也被称为CPU部件10。
在各操作系统中，执行一个或多个软件模块。这里，假定CPU 10_1至10_N(也就是说，操作系统OS_1至OS_N)分别执行软件模块S1至Sn。
硬件IP 11包括存储单元1、仲裁单元2和计算单元3。存储单元1设置有分别与将执行的软件模块S1至Sn对应的控制接收单元CR1至CRn。控制接收单元CR1至CRn中的每个包括例如独立的寄存器。换句话讲，控制接收单元CR1至CRn与软件模块S1至Sn分别具有一一对应的关系，没有重叠。换句话讲，控制接收单元CRi(i是满足1≤i≤n的整数)只从软件模块Si接收操作请求并且只将控制接收单元Cri中的信息发送到软件模块Si。
仲裁单元2控制控制接收单元CR1至CRn和计算单元3之间的信息交换(信息传输)，使得只有来自控制接收单元CR1至CRn中的任一个的操作请求被发送到计算单元3。另外，仲裁单元2控制控制接收单元CR1至CRn和计算单元3之间的信息交换(信息传输)，使得作为由计算单元3根据接收到的操作请求而执行的操作的结果生成的信息(响应信息)被传输到已经输出操作请求的控制接收单元。
计算单元3是CPU 10_1至10_N共享的共享资源。计算单元3根据来自软件的操作请求来执行处理。
下文中，将具体描述半导体装置100中的操作请求的仲裁操作。这里，为了简化描述，将描述有四个软件模块S1至S4操作并且在半导体装置100中设置与这四个软件模块S1至S4对应的四个控制接收单元CR1至CR4的示例。图2是示意性示出根据第一实施例的半导体装置100的配置的框图。为了简化附图，在图2中未示出操作系统和总线。
首先，软件模块S1至S4同时或者以接近的定时将操作请求OR1至OR4分别发送到控制接收单元CR1至CR4。控制接收单元CR1至CR4分别保持接收到的操作请求OR1至OR4。
仲裁单元2根据设置的仲裁方法，从控制接收单元CR1至CR4所保持的操作请求之中选择将被传递到计算单元3的操作请求。例如，仲裁单元2可应用诸如轮询和LRU(最近最少使用)的仲裁方法作为仲裁方法。仲裁单元2可随机地选择控制接收单元。
仲裁单元2进行操作，使得根据设置的仲裁方法将所选择的控制接收单元所保持的操作请求发送到计算单元3。
如图2中所示，仲裁单元2包括开关电路2A(也被称为第一开关电路)和控制单元2B。开关电路2A包括开关元件Q1至Q4。开关元件Q1可由诸如MOSFET(金属氧化物半导体场效应晶体管)的晶体管和双极性晶体管形成。在这个示例中，开关元件Q1至Q4被分别插入控制接收单元CR1至CR4和计算单元3之间。
控制单元2B通过控制信号CON1至CON4来断开/闭合(截止/导通)开关元件Q1至Q4。例如，当开关元件Q1至Q4是MOSFET时，控制单元2B通过向开关元件Q1至Q4的栅极(控制端子)施加栅极电压(也就是说，控制信号CON1至CON4)来控制开关元件Q1至Q4的断开/闭合(截止/导通)。在本实施例中，控制单元2B控制开关元件Q1至Q4，使得开关元件Q1至Q4中只有一个闭合(变成导通)。
控制单元2B根据上述设置的仲裁方法，选择被发送操作请求的控制接收单元。这里，将描述选择控制接收单元CR2作为被发送操作请求的控制接收单元的情况。图3是示出根据第一实施例的半导体装置100中的仲裁操作的框图。为了简化附图，在图3中未示出操作系统和总线。在这种情况下，如图3中所示，控制单元2B闭合开关元件Q2(致使开关元件Q2导通)并且断开开关元件Q1、Q3和Q4(致使开关元件Q1、Q3和Q4截止)。由此，控制接收单元CR2和计算单元3彼此耦合。
在这种状态下，控制接收单元CR2将保持的操作请求OR2输出到计算单元3。计算单元3根据接收到的操作请求OR2执行处理。在这种情况下，开关元件Q1、Q3和Q4与计算单元3物理分离，使得计算单元3可根据操作请求OR2可靠地执行处理。如上所述，根据本配置，可以仲裁来自控制接收单元CR1至CR4的操作请求并且只将操作请求中的任一个发送到计算单元3。
在计算单元3根据接收到的操作请求OR2执行处理之后，计算单元3可将作为执行处理的结果而生成的信息发送到已经发送操作请求OR2的控制接收单元CR2(下文中，这被称为计算单元的响应操作)。图4是示出根据第一实施例的半导体装置100的计算单元3的响应操作的框图。为了简化附图，在图4中未示出操作系统和总线。例如，在响应操作中，计算单元3可发送作为执行处理的结果而生成的处理完成通知和信息作为响应信息INF，其中所述信息为诸如，指示计算单元3的负荷的信息。
如上所述，根据本配置，在硬件IP中执行操作请求的仲裁，使得CPU不需要执行软件处理，由此可以减小CPU的负荷。在硬件IP中提供与CPU执行的软件模块对应的控制接收单元，使得CPU可顺序地输出来自软件模块的操作请求。结果，可理解，在CPU中没有累积待发送的操作请求并且CPU的负荷可进一步减小。
另外，本配置从功能安全性的角度看是有利的。下文中，将描述以上的原因。软件模块S1至Sn的操作请求OR1至ORn被分别发送到专门提供的控制接收单元CR1至CRn。因此，各操作请求可到达计算单元3，而没有干扰或干涉其他操作请求。因此，通过从确保软件模块的功能安全性的角度来看提供与软件模块S1至Sn排他性地和分别地对应的控制接收单元，可以确保软件模块的功能安全性。
可以将上述半导体装置100安装在诸如汽车导航系统的车载终端中。例如，在汽车导航系统中，地面数字广播再现应用和DVD/BD(数字通用盘/蓝光盘)(注册商标)再现应用中的每个独立地向视频/音频解码器IP(知识产权)发出操作请求。此时，即使从这两个应用都发出操作请求，也可在半导体装置100的硬件IP 11中执行仲裁处理。当假定使用汽车导航系统的驾驶支持功能执行驾驶控制的情况时，从确保车辆驾驶的安全性的角度来看，与驾驶控制相关的应用需要高功能安全性。另外，在这种情况下，如上所述，可以实现半导体装置100中的高功能安全性。
另外，可以将上述半导体装置100安装在移动终端(诸如，智能电话)中。例如，在智能电话中，用于通过WiFi将移动图像数据发送到TV的应用和用于在智能电话的面板上再现移动图像的应用中的每个独立地向视频/音频编解码器IP(知识产权)发出操作请求。此时，即使从这两个应用都发出操作请求，也可在半导体装置100的硬件IP11中执行仲裁处理。
第二实施例
在上述第一实施例中，描述了其中设置数量与待执行软件模块的数量相同的控制接收单元的半导体装置。然而，在上述配置中，软件模块的数量越大，将设置的控制接收单元的数量越大，使得这样致使半导体装置(也就是说，SoC)大。另一方面，在本实施例中，作为根据第一实施例的半导体装置100的修改例，将描述在抑制控制接收单元的数量的同时在硬件IP中执行仲裁处理的半导体装置。
图5是示意性示出根据第二实施例的半导体装置200的配置的框图。为了简化附图，在图5中未示出操作系统和总线。半导体装置200的硬件IP 12对应于根据第一实施例的半导体装置100的硬件IP 11。硬件IP 12具有根据第一实施例的硬件IP 11的存储单元1被存储单元4取代，仲裁单元2被仲裁单元5取代并且还添加存储单元6的配置。为了描述的清晰起见，存储单元1和4也被称为第一存储单元并且存储单元6也被称为第二存储单元。半导体装置200的其他配置与半导体装置1的其他配置相同，使得将省略对其的描述。
存储单元4设置有控制接收单元CR1至CRm(m是满足2<m<n的整数)，控制接收单元CR1至CRm接收从待执行的软件模块S1至Sn发送的操作请求。换句话讲，在本实施例中，尽管设置了多个控制接收单元，但控制接收单元的数量少于软件模块的数量。控制接收单元CR1至CRm中的每个从对应的软件模块接收操作请求并且将控制接收单元中的信息发送到对应的软件模块。
存储单元6可以是各种类型的存储装置(诸如，外部存储器(DRAM：动态随机存取存储器)和高速缓存存储器)。存储单元6顺序地存储从控制接收单元CR1至CRm中的一部分或全部发送的操作请求并且根据控制单元2B的请求将所存储的操作请求发送到控制单元2B。
仲裁单元5具有仲裁单元2的开关电路2A被开关电路5A(也被称为第一开关电路)取代的配置。开关电路5A具有删除了开关电路2A的开关元件Q3和Q4并且新添加开关元件QM的配置。开关元件QM可由诸如MOSFET(金属氧化物半导体场效应晶体管)的晶体管和双极性晶体管形成。开关元件QM被插入存储单元6和计算单元3之间。
控制单元2B通过控制信号CON1、CON2和CON_M来控制开关元件Q1、Q2和QM的断开/闭合(截止/导通)。当开关元件QM是MOSFET时，控制单元2B通过向开关元件QM的栅极(控制端子)施加栅极电压(也就是说，控制信号CON_M)来控制开关元件QM的断开/闭合(截止/导通)。在本实施例中，控制单元2B控制开关元件Q1、Q2和QM，使得开关元件Q1、Q2和QM中只有一个闭合(变成导通)。
还可以有不使用上述开关元件QM的配置。在这种情况下，存储单元6根据控制单元2B的请求将所存储的操作请求发送到控制单元2B。控制单元2B执行控制，使得开关元件Q1和Q2中只有一个闭合(变成导通)。当存储单元4输出所存储的操作请求时，存储单元4将操作请求发送到对应于待输出的操作请求的寄存器。当控制单元2B闭合(导通)与已经接收到操作请求的寄存器耦合的开关元件(开关元件Q1或Q2)时，操作请求可从寄存器发送到计算单元3。
下文中，将描述半导体装置200的操作。这里，为了简化描述，将描述有四个软件模块S1至S4操作并且在半导体装置200中提供两个控制接收单元CR1和CR2的示例。
首先，软件模块S1至S4同时或者以接近的定时分别发送操作请求OR1至OR4。在这个示例中，控制接收单元CR1只从软件模块S1接收操作请求OR1。换句话讲，控制接收单元CR1和软件模块S1具有一一对应的关系。另一方面，控制接收单元CR2从软件模块S2至S4接收操作请求OR2至OR4。然后，控制接收单元CR2将接收到的操作请求发送到存储单元6。发送的操作请求被存储在存储单元4中。图5示出作为OR2_1、OR2_2、…、OR3_1、OR3_2、…、OR4_1、OR4_2、…的存储在存储单元6中的操作请求。例如，存储在存储单元中的操作请求可根据发送源的软件模块进行标记(可设置软件模块之间的优先级)或可根据发送的次序进行标记(可按从最早发送的操作请求到最后发送的操作请求的次序来设置优先级)。
控制接收单元CR2将接收到的操作请求存储在存储单元6中，此后，从控制接收单元CR2删除所存储的操作请求并且返回到控制接收单元CR2可接收从软件模块发送的其他操作请求的状态。
由此，控制接收单元CR2可减少保持操作请求的时间并且没有延迟地接收从多个软件模块连续发送的操作请求。结果，可以避免等待发送软件模块S2至S4的操作请求，使得可以提高CPU的利用效率。
仲裁单元5根据设置的仲裁方法，确定存储在控制接收单元CR1和CR2以及存储单元6中的操作请求中的哪个操作请求将被传递到计算单元3。例如，当使用轮询作为仲裁方法时，仲裁单元5通过顺序地参照控制接收单元CR1、控制接收单元CR2和存储单元6来选择操作请求的发送源。当参照存储单元6时，仲裁单元5参照附带最高优先级的标签的操作请求。
仲裁单元5以与第一实施例相同的方式执行控制操作，使得来自所选择的发送源的操作请求被发送到计算单元3。
在以上的描述中，控制接收单元CR1可将接收到的操作请求顺序地存储在存储单元6中。由此，控制接收单元CR1可减少保持操作请求的时间并且没有延迟地接收操作请求，即使是当从软件模块S1连续发送操作请求时。结果，可以避免等待软件模块S1的操作请求的发送，使得可以提高CPU的利用效率。
在以上的描述中，控制接收单元CR1只对应于软件模块S1。然而，控制接收单元CR1可对应于多个软件模块。
如上所述，根据本配置，控制接收单元的一部分或全部接收从多个软件模块发送的操作请求，由此可以减少控制接收单元的数量。由此，有利地能够减小半导体装置的大小。
在以上的描述中，控制接收单元CR1只对应于软件模块S1。当一个控制接收单元和一个软件模块彼此一一对应时，从功能安全性的角度来看，是有优点的。换句话讲，当需要软件模块S1确保高功能安全性时，期望将专用的控制接收单元CR1分派给软件模块S1。由此，任何其他软件模块与软件模块S1和计算单元3之间的信息传输路径无关。因此，可以预备地避免来自软件模块S1的操作请求被来自除了软件模块S1之外的软件模块的操作请求阻碍或中断。结果，可以将来自高度需要保持功能安全性的软件模块S1的操作请求可靠地发送到计算单元3。
第三实施例
将描述根据第三实施例的半导体装置。根据第三实施例的半导体装置300是根据第一实施例的半导体装置100的修改例。半导体装置300基于从计算单元3发送的信息来控制仲裁单元的操作。图6是示意性示出根据第三实施例的半导体装置300的配置的框图。为了简化附图，在图6中未示出操作系统和总线。半导体装置300的硬件IP 13对应于根据第一实施例的半导体装置100的硬件IP 11。硬件IP 13具有根据第一实施例的硬件IP 11的仲裁单元2被仲裁单元7取代的配置。
仲裁单元7具有在根据第一实施例的仲裁单元2中添加仲裁方法设置单元7C的配置。仲裁方法设置单元7C存储控制单元2B用于仲裁操作请求的多个仲裁方法(图6中的AR1、AR2等)。存储在仲裁方法设置单元7C中的仲裁方法可被预先给出或者可从仲裁方法设置单元7C外部重新写入。例如，控制单元2B从CPU 10(CPU 10_1至CPU 10_N)读取次序ORD所指定的仲裁方法并且根据读取的特定仲裁方法来执行操作请求的仲裁。
下文中，将具体描述半导体装置300的仲裁操作。半导体装置300以与根据第一实施例的半导体装置100相同的方式来执行操作请求的仲裁操作。接收操作请求的计算单元3根据操作请求执行处理并且将作为处理结果而生成的信息(例如，计算单元3的负荷因子和计算单元3的处理完成通知)以与第一实施例相同的方式发送到作为操作请求的发送源(也就是说，CPU部件10)的软件模块。
在对这个示例的描述中，假定软件模块S2是操作请求的发送源。在这种情况下，软件模块S2基于从计算单元3接收的信息来指定控制单元2B将使用的仲裁方法。例如，当软件模块S2接收到指示计算单元3的负荷因子的信息时，如果负荷因子小于预定值，则使用轮询作为仲裁方法，并且如果负荷因子大于预定值，可在假定实时请求高的情况下，选择带标记的控制接收单元。
例如，当来自计算单元3的信息没有在预定时间段内发送到发送源的软件模块时，可通过停止计算单元3的处理并且向控制单元发出来自CPU的指令来执行来自另一个软件模块的操作请求。由此，硬件IP中的操作在预定时间段内可靠地完成，使得可以执行更准确的仲裁操作。
例如，当对应的控制接收单元接收到来自特定软件模块的操作请求时，可停止计算单元3正在执行的处理并且可执行来自特定软件模块的操作请求。在这种情况下，计算单元3自发地执行重置，此后向已经发送与停止的处理相关的操作请求的控制接收单元发出重置完成通知。此后，执行来自特定软件模块的操作请求。另外，控制接收单元可设置从停止计算单元3正执行的处理时到开始来自特定软件模块的操作请求时的时间段。由此，当需要特定软件模块来确保高功能安全性时，可以优先地执行特定软件模块，使得可以执行更详细的仲裁操作。
另外，计算单元3可设置从停止计算单元3正执行的处理时到变得能够在控制接收单元中开始下一个操作时的时间段。在这种情况下，通过将设置的信息发送到软件模块，软件模块可得知计算单元3的状态。由此，软件模块可通过改变自身的处理次序和在仲裁方法设置单元中设置的仲裁方法，执行硬件IP的更灵活的控制。
如上所述，可以通过使用根据计算单元的处理结果而反馈回的信息，选择适于计算单元的处理状态的仲裁方法。这可在不大幅改变半导体装置的硬件配置的情况下实现，使得可以有效使用计算单元的处理资源。
第四实施例
将描述根据第四实施例的半导体装置。根据第四实施例的半导体装置400是根据第一实施例的半导体装置100的修改例。半导体装置400具有用于确保特定软件模块的功能安全性的配置。图7是示意性示出根据第四实施例的半导体装置400的配置的框图。为了简化附图，在图7中未示出操作系统和总线。半导体装置400的硬件IP 14对应于根据第一实施例的半导体装置100的硬件IP 11。硬件IP 14具有在根据第一实施例的硬件IP 11中添加开关电路8(也被称为第二开关电路)的配置。
开关电路8具有开关元件SW1至SWn并且被插入存储单元1和仲裁单元2之间。开关元件SW1至SWn分别被插入控制接收单元CR1至CRn和仲裁单元2之间。
通过来自一个或多个控制接收单元的控制信号，断开和闭合(截止和导通)开关元件SW1至SWn。在本实施例中，与需要确保功能安全性的软件模块对应的控制接收单元被设置为控制开关元件SW1至SWn的断开/闭合(截止/导通)。
下文中，将描述半导体装置400的操作。这里，以与第一实施例相同的方式，假定存在四个软件模块和四个控制接收单元并且需要对应于控制接收单元CR1的软件模块S1确保功能安全性。在这种情况下，控制接收单元CR1控制开关电路8的开关元件SW1至SW4的断开/闭合(截止/导通)。在正常时间，如图7中所示，开关元件SW1至SW4闭合，使得可从各控制接收单元发送操作请求。
在这种状态下，当从软件模块S1向控制接收单元CR1发送操作请求OR1时，控制接收单元CR1在接收操作请求OR1的同时，断开开关元件SW2至SW4。图8是示出根据第四实施例的半导体装置400的操作的框图。为了简化附图，在图8中未示出操作系统和总线。如图8中所示，防止发送来自除了控制接收单元CR1之外的控制接收单元CR2至CR4的操作请求。在图8中示出的状态下，操作请求OR1被发送到计算单元3，使得开关元件Q1闭合。由此，来自软件模块S1的操作请求OR1被可靠和优先地执行，而没有因另一个操作请求而中断，使得可以满足软件模块S1的功能安全性请求。
开关电路8还可包括分别插入软件模块S1至S4和控制接收单元CR1至CR4之间的四个开关元件(第二开关元件)。在接收操作请求OR1的同时，控制接收单元CR1可闭合四个开关元件中的与控制接收单元CR1耦合的一个，并且断开与控制接收单元CR2至CR4耦合的其他开关元件。
其他实施例
本发明不限于以上实施例并且可在不脱离本发明范围的情况下酌情进行修改。例如，在以上实施例中，为了简化描述，描述其中有四个软件模块操作的特定示例。然而，无须说，可以形成其中提供两个、三个、或五个或更多个软件模块和与这些软件模块对应的控制接收单元的半导体装置。
另外，在根据上述第三实施例的半导体装置300中，以与根据第二实施例的半导体装置200中相同的方式，无须说，可形成以下配置：控制接收单元的数量小于软件模块的数量并且存储单元6被设置成顺序地存储来自控制接收单元的操作请求。
另外，在根据上述第四实施例的半导体装置400中，以与根据第二实施例的半导体装置200中相同的方式，无须说，可形成以下配置：控制接收单元的数量小于软件模块的数量并且存储单元6被设置成顺序地存储来自控制接收单元的操作请求。另外，在根据上述第四实施例的半导体装置400中，以与根据第三实施例的半导体装置300中相同的方式，无须说，可形成以下配置：仲裁方法设置单元被设置成基于从计算单元3发送的信息来改变控制单元2B将使用的仲裁方法。另外，在根据上述第四实施例的半导体装置400中，无须说，可形成以下配置：以与根据第二实施例的半导体装置200中相同的方式，控制接收单元的数量小于软件模块的数量并且存储单元6被设置成顺序地存储来自控制接收单元的操作请求，并且以与根据第三实施例的半导体装置300中相同的方式，仲裁方法设置单元被设置成基于从计算单元3发送的信息来改变控制单元2B将使用的仲裁方法。
为了使描述清楚，酌情省略和简化以上的描述和附图。在附图中被示出为执行各种处理的功能块的组件可由CPU、存储器和作为硬件的其他电路形成并且通过作为软件加载在存储器中的程序等来实现。因此，本领域的技术人员应该理解，功能块可通过仅硬件、仅软件、或这些的组合以各种形式来实现，并且功能块不限于硬件、软件、和这些的组合中的任一个。在各附图中，用相同的参考符号指代相同的组件并且酌情省略冗余描述。
上述程序被存储在各种类型的非暂态计算机可读介质中并且可被供应到计算机。非暂态计算机可读介质包括各种类型的有形存储介质。非暂态计算机可读介质的示例包括磁记录介质(例如，软盘、磁带、和硬盘驱动器)、磁-光记录介质(例如，磁-光盘)、CD-ROM(只读存储器)、CD-R、CD-R/W、半导体存储器(例如，掩模ROM、PROM(可编程ROM)、EPROM(可擦除PROM)、闪存ROM和RAM(随机存取存储器))。可通过使用各种类型的暂态计算机可读介质将程序供应到计算机。非暂态计算机可读介质的示例包括电信号、光学信号和电磁波。非暂态计算机可读介质可通过诸如电线和光纤的有线通信路径或者无线通信路径将程序供应到计算机。
在对以上实施例的描述中，开关电路(第一开关电路和第二开关电路)由通过MOSFET等实现的单个开关元件形成。然而，这仅仅是示例。无须说，如果可以以与上述实施例中相同的方式来控制存储单元(第一存储单元和第二存储单元)和计算单元之间的信息交换，则开关电路可具有另一种配置。在这种情况下，开关电路中设置的开关元件的数量不限于上述实施例的示例中的数量，可包括除了开关元件之外的元件。另外，可通过使用一个或多个逻辑电路来形成开关电路。
虽然已经基于实施例描述了发明人做出的发明，但无须说，本发明不限于上述实施例并且可在不脱离本发明的范围的情况下进行各种修改。

Claims (26)

1.一种半导体装置，包括：
CPU部件，所述CPU部件被配置成执行多个软件模块；以及
硬件IP，所述硬件IP被配置成基于由所述CPU部件发送的操作请求来进行处理，
其中所述硬件IP包括：
第一存储单元，所述第一存储单元包括多个控制接收单元，所述多个控制接收单元被配置成接收由所述软件模块中的对应的软件模块发送的操作请求，
第二存储单元，被配置为能够顺序地存储由所述控制接收单元接收的、来自两个或多个软件模块的一个或多个操作请求，
计算单元，所述计算单元被配置成基于从所述控制接收单元发送的操作请求来进行处理，以及
仲裁单元，所述仲裁单元被配置成控制在所述控制接收单元和所述计算单元之间的信息传输，使得所述计算单元每次只从所述控制接收单元中的任一个控制接收单元接收操作请求中的一个操作请求，
其中所述仲裁单元包括：
第一开关电路，所述第一开关电路包括被并行地插入在所述控制接收单元中的每个控制接收单元和所述计算单元之间的多个开关元件，以及被并行地插入在所述第二存储单元和所述计算单元之间的另一开关元件，并且
其中所述多个开关元件的数目等于所述控制接收单元的数目，并且所述控制接收单元中的每个控制接收单元被耦合到所述多个开关元件中的相应开关元件，
其中所述仲裁单元进一步被配置成控制在所述计算单元与所述控制接收单元和所述第二存储单元之间的信息传输，使得所述计算单元只从所述控制接收单元和所述第二存储单元中的任一个接收操作请求中的一个操作请求。
2.根据权利要求1所述的半导体装置，
其中所述仲裁单元进一步被配置成根据设置的仲裁方法，选择作为将由所述计算单元接收的操作请求的发送源的控制接收单元。
3.根据权利要求2所述的半导体装置，
其中所述仲裁单元还包括控制单元，所述控制单元被配置成控制所述开关元件的断开和闭合，并且其中所述仲裁单元进一步被配置成闭合所述开关元件中的与选择的所述控制接收单元耦合的一个开关元件，并且断开所述开关元件中的与除了选择的所述控制接收单元之外的所述控制接收单元耦合的其他开关元件。
4.根据权利要求1所述的半导体装置，
其中提供数量与所述软件模块的数量相同的所述控制接收单元，以及
其中所述控制接收单元被配置成分别从不同的软件模块接收操作请求。
5.根据权利要求1所述的半导体装置，
其中所述控制接收单元的数量小于所述软件模块的数量，
其中所述控制接收单元的一部分或全部被配置成从两个或更多个软件模块接收操作请求。
6.根据权利要求5所述的半导体装置，
其中所述控制接收单元的一部分或全部被配置成只接收操作请求中的来自所述软件模块中的相应的软件模块的所述操作请求，以及
其中所述控制接收单元中的一控制接收单元被配置成将操作请求中的相应的一个操作请求存储在所述第二存储单元中。
7.根据权利要求1所述的半导体装置，还包括：
第二开关电路，所述第二开关电路包括多个第一开关元件，所述多个第一开关元件被并行地插入在除了特定控制接收单元之外的所述控制接收单元中的每个控制接收单元和所述仲裁单元之间，
其中所述特定控制接收单元和所述第一开关元件被配置成使得当所述特定控制接收单元接收到操作请求中的第一操作请求时，所述第一开关元件被断开。
8.根据权利要求7所述的半导体装置，
其中所述特定控制接收单元进一步被配置成控制所述第二开关电路的所述开关元件的断开和闭合，以及
其中所述特定控制接收单元和所述第一开关元件进一步被配置成使得当所述特定控制接收单元接收到操作请求中的第二操作请求时，所述特定控制接收单元断开所述第一开关元件。
9.根据权利要求7所述的半导体装置，
其中所述第二开关电路还包括多个第二开关元件，所述多个第二开关元件被并行地插入在除了所述特定控制接收单元之外的所述控制接收单元中的每个控制接收单元和所述CPU部件之间，以及
其中所述特定控制接收单元和所述第二开关元件被配置成使得当所述特定控制接收单元接收到第二操作请求时，所述第二开关元件被断开。
10.根据权利要求9所述的半导体装置，
其中所述特定控制接收单元进一步被配置成控制所述第二开关元件的断开和闭合，以及
其中所述特定控制接收单元和所述第二开关元件进一步被配置成使得当所述特定控制接收单元接收到第二操作请求时，所述特定控制接收单元断开所述第二开关元件。
11.根据权利要求1所述的半导体装置，
其中所述计算单元被配置成通过进行所述处理来生成响应信息，并且
其中在所述控制接收单元中的一个控制接收单元和所述计算单元之间形成第一信息传输路径时，所述仲裁单元将从所述控制接收单元中的所述一个控制接收单元输出的操作请求发送到所述计算单元，并且将基于发送的操作请求生成的响应信息从所述计算单元发送到所述控制接收单元中的所述一个控制接收单元。
12.根据权利要求11所述的半导体装置，其中，当响应信息在预定时间段内没有经由所述第一信息传输路径被发送，所述计算单元停止基于经由所述第一信息传输路径发送的操作请求生成响应信息。
13.根据权利要求12所述的半导体装置，其中，在所述计算单元停止生成响应信息之后，所述仲裁单元将信息传输路径从所述第一信息传输路径切换到第二信息传输路径，所述第二信息传输路径形成在其他控制接收单元中的一个控制接收单元和所述计算单元之间。
14.根据权利要求11所述的半导体装置，其中，所述其他控制接收单元中的一个控制接收单元从特定软件模块接收操作请求，所述计算单元停止基于经由所述第一信息传输路径发送的操作请求生成响应信息。
15.根据权利要求14所述的半导体装置，其中，当停止生成响应信息时，所述计算单元进行复位并且将所述复位的完成经由所述第一信息传输路径通知所述控制接收单元中的所述一个控制接收单元。
16.根据权利要求11所述的半导体装置，
其中响应信息包括指示所述计算单元的负荷因子的信息，
其中所述CPU部件将负荷因子与预定值进行比较以决定仲裁方法，并且指定将由所述仲裁单元使用的决定的仲裁方法，并且
其中所述仲裁单元根据指定的仲裁方法，进行在所述控制接收单元中的任一个控制接收单元和所述计算单元之间的信息传输路径的切换。
17.根据权利要求11所述的半导体装置，
其中所述仲裁单元包括仲裁方法设置单元，在所述仲裁方法设置单元中存储多个仲裁方法，
其中所述CPU部件进一步被配置成基于响应信息指定将由所述仲裁单元使用的仲裁方法，并且
其中所述仲裁单元进一步被配置成从所述仲裁方法设置单元获取与所述指定相对应的仲裁方法。
18.一种半导体装置，包括：
CPU部件，所述CPU部件被配置成执行多个软件模块以发送操作请求；以及
多个控制接收单元，所述多个控制接收单元被配置成接收由所述软件模块中的每个对应的软件模块发送的操作请求，
存储单元，所述存储单元被配置成能够顺序地存储由所述控制接收单元接收的、来自两个或多个软件模块的一个或多个操作请求，
计算单元，所述计算单元被配置成基于从所述控制接收单元发送的操作请求来进行处理以生成响应信息，以及
仲裁单元，所述仲裁单元被配置成控制在所述计算单元与所述控制接收单元和所述存储单元中的任一个之间的信息传输，使得所述计算单元每次只从所述控制接收单元和所述存储单元中的任一个接收操作请求中的一个操作请求，
其中所述仲裁单元包括：
第一开关电路，所述第一开关电路包括被并行地插入在所述控制接收单元中的每个控制接收单元和所述计算单元之间的多个开关元件，以及被并行地插入在所述存储单元和所述计算单元之间的另一开关元件，并且
其中所述多个开关元件的数目等于所述控制接收单元的数目，并且所述控制接收单元中的每个控制接收单元被耦合到所述多个开关元件中的相应开关元件，并且
其中当在所述计算单元与所述控制接收单元和所述存储单元中的任一个之间形成第一信息传输路径时，所述仲裁单元将从所述控制接收单元和所述存储单元中的任一个输出的操作请求发送到所述计算单元，并且将基于发送的操作请求生成的响应信息从所述计算单元发送到所述控制接收单元中的所述一个控制接收单元。
19.根据权利要求18所述的半导体装置，其中，所述仲裁单元进一步被配置成根据设置的仲裁方法，选择作为将由所述计算单元接收的操作请求的发送源的控制接收单元。
20.根据权利要求19所述的半导体装置，
其中所述仲裁单元包括控制单元，所述控制单元被配置成控制所述开关元件的断开和闭合，并且其中所述仲裁单元进一步被配置成闭合所述开关元件中的与选择的所述控制接收单元耦合的一个开关元件，并且断开所述开关元件中的与除了选择的所述控制接收单元之外的所述控制接收单元耦合的其他开关元件。
21.根据权利要求20所述的半导体装置，其中，所述控制单元控制多个开关元件，使得只有所述开关元件中的一个开关元件被闭合。
22.根据权利要求18所述的半导体装置，
其中所述多个控制接收单元被配置成分别与所述多个软件模块相关联，并且
其中所述多个控制接收单元中的一个控制接收单元从与所述控制接收单元中的所述一个控制接收单元相关联的所述软件模块接收操作请求，并且将所述控制接收单元中的所述一个控制接收单元中的信息发送到与所述控制接收单元中的所述一个控制接收单元相关联的所述软件模块。
23.根据权利要求18所述的半导体装置，进一步包括硬件IP，
其中所述硬件IP包括：
所述多个控制接收单元；
所述计算单元；以及
所述仲裁单元。
24.根据权利要求18所述的半导体装置，其中，当两个或更多个控制接收单元保持接收到的操作请求时，所述仲裁单元控制在所述控制接收单元和所述计算单元之间的信息传输，使得所述计算单元只接收由所述控制接收单元保持的操作请求中的一个操作请求。
25.一种用于控制半导体装置的方法，所述方法包括：
将第一操作请求从第一软件模块发送到第一控制接收单元；
将第二操作请求从第二软件模块发送到第二控制接收单元；
将第一操作请求保持在所述第一控制接收单元中；
将第二操作请求保持在所述第二控制接收单元中；以及
在计算单元和保持第一操作请求的所述第一控制接收单元之间形成第一信息传输路径，
其中所述形成包括：
将第一操作请求发送到所述计算单元；
进行基于第一操作请求的处理以生成第一响应信息；以及
将第一响应信息发送到发送了第一操作请求的所述第一控制接收单元，
在发送第一响应信息之后，在所述计算单元和保持第二操作请求的所述第二控制接收单元之间形成第二信息传输路径，并且
其中所述形成还包括：
设置从停止所述处理到开始来自所述第二软件模块的所述第二操作请求的预定时间段，以及
当所述第一响应信息未在预定时间段内发送到所述第一软件模块时，通过停止所述处理来执行来自所述第二软件模块的所述第二操作请求。
26.根据权利要求25所述的用于控制半导体装置的方法，
其中所述形成第二信息传输路径包括：
将第二操作请求发送到所述计算单元；
进行基于第二操作请求的处理以生成第二响应信息；以及
将第二响应信息发送到发送了第二操作请求的所述第二控制接收单元。
CN201610973476.2A 2015-12-02 2016-10-28 半导体装置以及半导体装置的控制方法 Active CN107066329B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-235387 2015-12-02
JP2015235387A JP6608688B2 (ja) 2015-12-02 2015-12-02 半導体装置

Publications (2)

Publication Number Publication Date
CN107066329A CN107066329A (zh) 2017-08-18
CN107066329B true CN107066329B (zh) 2022-06-14

Family

ID=57394324

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610973476.2A Active CN107066329B (zh) 2015-12-02 2016-10-28 半导体装置以及半导体装置的控制方法

Country Status (4)

Country Link
US (2) US10191872B2 (zh)
EP (1) EP3176702B1 (zh)
JP (1) JP6608688B2 (zh)
CN (1) CN107066329B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872939A (en) * 1996-06-05 1999-02-16 Compaq Computer Corporation Bus arbitration
US6415392B1 (en) * 1997-12-08 2002-07-02 Ricoh Company, Ltd. Remote diagnosis system and method
CN101136841A (zh) * 2006-08-28 2008-03-05 中兴通讯股份有限公司 基于现场可编程门阵列的隧道实现装置及方法
JP2009003633A (ja) * 2007-06-20 2009-01-08 Panasonic Corp 情報処理装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671365A (en) * 1995-10-20 1997-09-23 Symbios Logic Inc. I/O system for reducing main processor overhead in initiating I/O requests and servicing I/O completion events
US20030120878A1 (en) * 2001-12-21 2003-06-26 Andreassen Jens Kloster Resource sharing using a locking mechanism in a multiprocessor environment
US20050044321A1 (en) * 2003-08-18 2005-02-24 Jan Bialkowski Method and system for multiprocess cache management
KR100812225B1 (ko) * 2005-12-07 2008-03-13 한국전자통신연구원 멀티프로세서 ＳｏＣ 플랫폼에 적합한 크로스바 스위치구조
US20080109587A1 (en) * 2006-11-02 2008-05-08 Motorola, Inc. Switch control of usb transceiver between a plurality of processors
US20090144480A1 (en) * 2007-12-03 2009-06-04 Jun-Dong Cho Multi-processor system on chip platform and dvb-t baseband receiver using the same
JP2010140290A (ja) 2008-12-12 2010-06-24 Panasonic Corp マルチプロセッサシステム及びその排他制御の調停方法
US7940110B2 (en) * 2009-06-04 2011-05-10 Apple Inc. Cascode switching circuit
JP2011232956A (ja) 2010-04-27 2011-11-17 Clarion Co Ltd コンピュータシステムとプログラム
JP5578713B2 (ja) * 2010-06-28 2014-08-27 ルネサスエレクトロニクス株式会社 情報処理装置
US8527684B2 (en) * 2010-11-12 2013-09-03 Lsi Corporation Closed loop dynamic interconnect bus allocation method and architecture for a multi layer SoC

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5872939A (en) * 1996-06-05 1999-02-16 Compaq Computer Corporation Bus arbitration
US6415392B1 (en) * 1997-12-08 2002-07-02 Ricoh Company, Ltd. Remote diagnosis system and method
CN101136841A (zh) * 2006-08-28 2008-03-05 中兴通讯股份有限公司 基于现场可编程门阵列的隧道实现装置及方法
JP2009003633A (ja) * 2007-06-20 2009-01-08 Panasonic Corp 情報処理装置

Also Published As

Publication number Publication date
EP3176702A1 (en) 2017-06-07
US20170161219A1 (en) 2017-06-08
US20190171596A1 (en) 2019-06-06
US10642768B2 (en) 2020-05-05
US10191872B2 (en) 2019-01-29
JP6608688B2 (ja) 2019-11-20
JP2017102702A (ja) 2017-06-08
EP3176702B1 (en) 2020-12-09
CN107066329A (zh) 2017-08-18

Similar Documents

Publication Publication Date Title
US11977923B2 (en) Cloud-based scale-up system composition
US11016832B2 (en) Cloud-based scale-up system composition
US20230205604A1 (en) Technologies for providing efficient migration of services at a cloud edge
EP1812868B1 (en) Method and apparatus for performing an atomic semaphore operation
US10127169B2 (en) Supporting flow control mechanism of bus between semiconductor dies assembled in wafer-level package
US10409746B2 (en) Memory access control device and control method of memory access
WO2014058923A1 (en) Memory access control module and associated methods
US20200293467A1 (en) Memory controller
US10278046B2 (en) Selective antenna allocation
CN107066329B (zh) 半导体装置以及半导体装置的控制方法
US20090259814A1 (en) Memory control apparatus and method for controlling the same
US20200257456A1 (en) Adaptive storage scheduler for ssd
US11157183B2 (en) Memory controller
US8909873B2 (en) Traffic control method and apparatus of multiprocessor system
TWI719622B (zh) 多晶片系統
WO2013022943A2 (en) Method and apparatus for dynamic channel access and loading in multichannel dma
US20090292885A1 (en) Method and apparatus for providing atomic access to memory
US20050135402A1 (en) Data transfer apparatus
US20220019544A1 (en) Method and system for facilitating communication between interconnect and system memory on system-on-chip
WO2016051436A1 (en) Data transfer apparatus
US20170322825A1 (en) Method of processing input and output of virtual machine
KR20140077689A (ko) 클라우드 개념을 이용한 다중 무선전송용 mac 구조의 구현 방법
CN113448506A (zh) 远程池式存储器设备
JPH01161942A (ja) データ伝送装置及び方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant