CN107017883A - 模拟数字转换器及用于模拟数字转换器的输入缓冲器 - Google Patents

模拟数字转换器及用于模拟数字转换器的输入缓冲器 Download PDF

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Abstract

本发明提供一种模拟数字转换器及用于模拟数字转换器的输入缓冲器，其中用于模拟数字转换器ADC的输入缓冲器包括：接收电路，耦接在电源电压和该ADC的取样保持电路之间，用于接收模拟输入信号并生成缓冲模拟信号；以及阻抗电路，耦接到该接收电路，用于选择性地提供可变阻抗；其中，当该ADC的该取样保持电路操作在第一阶段时，该阻抗电路提供小阻抗，当该ADC的该取样保持电路操作在第二阶段时，该阻抗电路提供大阻抗。通过本发明能够降低输入缓冲器的功耗。

Description

模拟数字转换器及用于模拟数字转换器的输入缓冲器
技术领域
本申请涉及模拟数字转换器(analog-to-digital converter，ADC)，尤其是，涉及利用动态偏置技术的ADC。
背景技术
目前，模拟数字转换器(analog-to-digital converter，ADC)广泛应用于各种应用中，如医疗系统、音频系统、测试和测量设备、通信系统、图像和视频系统等。最常见的ADC结构包括并联型ADC(flash ADC)、流水线ADC(pipeline ADC)和逐次逼近寄存器(successive approximation register，SAR)ADC。虽然flash ADC和流水线ADC的速度比SAR ADC快，但其电力消耗也比较大，不适合于电力供应有限的许多系统，如便携式设备。
SAR ADC的类型包括使用电阻性数字模拟转换器(resistive digital to analogconverter，RDAC)的电阻式(resistor string)SAR ADC、使用电容性数字模拟转换器(capacitive digital to analog converter，CDAC)的电容器阵列SAR ADC以及使用混合式DAC(即，C+R DAC)的电阻电容(R-C)混合式SAR ADC。一般来说，电容阵列SAR ADC比电阻式SAR ADC具有更好的线性。此外，R-C混合式SAR ADC常用来减少很长的电阻器串或庞大的电容器阵列在物理布局上所占用的区域。然而，由于半导体加工工艺的限制，需要有大电容，这造成更大的面积并且功耗增加。
因此，需要降低SAR ADC的功耗。
发明内容
有鉴于此，本发明提供一种模拟数字转换器及用于模拟数字转换器的输入缓冲器，以解决上述问题。
根据至少一个实施方式，提供一种用于模拟数字转换器ADC的输入缓冲器，包括：接收电路，耦接在电源电压和该ADC的取样保持电路之间，用于接收模拟输入信号并生成缓冲模拟信号；以及阻抗电路，耦接到该接收电路，用于选择性地提供可变阻抗；其中，当该ADC的该取样保持电路操作在第一阶段时，该阻抗电路提供小阻抗，当该ADC的该取样保持电路操作在第二阶段时，该阻抗电路提供大阻抗。
根据至少一个实施方式，提供一种模拟数字转换器ADC，用于将模拟输入信号转换为数字输出信号，该ADC包括输入缓冲器和逐次逼近寄存器ADC，逐次逼近寄存器ADC包括：取样保持电路，耦接到该输入缓冲器并产生经采样的模拟信号，用于在第一阶段对该缓冲模拟信号进行采样并且在第二阶段保持该经采样的模拟信号；数模转换器，用于在比较阶段根据多个控制信号和参考电压提供中间模拟信号；比较器，用于根据该中间模拟信号和该经采样的模拟信号提供比较结果；以及SAR逻辑，用于根据该比较结果提供该数字输出信号和该控制信号，输入缓冲器用于接收模拟输入信号以提供缓冲模拟信号并且包括：接收电路，耦接在电源电压和该逐次逼近寄存器ADC的该取样保持电路之间，用于接收该模拟输入信号并生成该缓冲模拟信号；以及第一阻抗电路，耦接到该接收电路，用于选择性地提供第一可变阻抗；其中，在该第一阶段该第一阻抗电路提供小阻抗，在该第二阶段该第一阻抗电路提供大阻抗。
本发明提供的模拟数字转换器及用于模拟数字转换器的输入缓冲器，能够降低输入缓冲器的功耗。
在阅读附图中例示的优选实施例的如下详细描述之后，本发明的这些和其他目的对本领域技术人员来说无疑将变得显而易见。
附图说明
图 1根据本发明的实施方式示出了模拟数字转换器(analog-to-digitalconverter，ADC)。
图2A根据本发明的实施方式示出了SAR ADC。
图2B根据本发明的实施方式例示了图2A的SAR ADC的时钟信号CLKS、CLKC和CLKR的示例。
图3根据本发明的实施方式示出了输入缓冲器。
图4根据本发明的实施方式例示了图3的信号的波形。
图5根据本发明的实施方式示出了SAR ADC的参考电压发生器。
具体实施方式
图1根据本发明的实施方式示出了模拟数字转换器(analog-to-digitalconverter，ADC)100。ADC 100包括输入缓冲器110和逐次逼近寄存器(successiveapproximation register，SAR)ADC 120。输入缓冲器110能够接收(或放大)模拟输入信号Sin并提供缓冲模拟信号Ain。SAR ADC 120能够通过对所有可能的量化电平进行二叉搜索方法提供代表缓冲模拟信号Ain(以采样时间时为例)的强度的数字输出信号Dout。在一些实施方式中，输入缓冲器110可以是用于其他类型ADC的驱动器。
图2A根据本发明的实施方式示出了SAR ADC 200。SAR ADC 200包括取样保持(S/H)电路210、转换电路260、参考电压发生器250。在此实施方式中，转换电路260包括比较器220、SAR逻辑230和数字模拟转换器(digital to analog converter，DAC)240。应该注意的是，转换电路260只是用于示例说明，并不是对本发明的限制。在其他实施方式中，在SARADC 200中也可以实现其他类型的ADC电路。取样保持电路210根据时钟信号CLKS对缓冲模拟信号Ain进行采样以获取经采样的模拟信号S1。DAC 240根据时钟信号CLKC、来自参考电压发生器250的参考电压Vref和来自SAR逻辑230的多个控制信号CNT1至CNTN生成中间模拟信号S2。比较器220根据经采样的模拟信号S1和中间模拟信号S2提供比较结果CMP。SAR逻辑230根据比较结果CMP提供数字输出信号Dout。此外，SAR逻辑230根据比较结果CMP和时钟信号CLKC提供控制信号CNT1至CNTN到DAC 240。参考电压发生器250根据时钟信号CLKR提供参考电压Vref。
图2B根据本发明的实施方式例示了图2A的SAR ADC 200的时钟信号CLKS、CLKC和CLKR的示例。一起参照图2A和图2B，在正常模式N_mode下，SAR ADC 200能够接收缓冲模拟信号Ain并提供与缓冲模拟信号Ain相对应的数字输出信号Dout。在待机模式S_mode下，SARADC 200处于闲置状态，并且不提供数字输出信号Dout。如果时钟信号CLKR是有效的(active)，SAR ADC 200操作在正常操作模式N_mode中。如果时钟信号CLKR是不活动的(inactive)，SAR ADC 200操作在待机模式S_mode。此外，如果时钟信号CLKS是有效的，取样保持电路210处于采样阶段PS(也称为第一阶段)，缓冲模拟信号Ain由取样保持电路210采样。如果时钟信号CLKS是不活动的，取样保持电路210处于保持阶段PH(也称为第二阶段)，经采样的模拟信号Ain由取样保持电路210保持。此外，根据比较结果CMP，由SAR逻辑230在比较阶段PC确定从最高有效位(most significant bit，MSB)开始数字输出信号Dout的每一比特。例如，为了确定最高有效位，SAR逻辑230设置最高有效位控制信号CNT1为第一逻辑值(例如“1”)并设置有效控制信号CNT2至CNTN为第二逻辑值(例如“0”)。然后，在比较阶段PC中，DAC 240响应于控制信号CNT2至CNTN根据时钟信号CLKC生成中间模拟信号S2。假设第一逻辑值等于“1”，当比较结果CMP指示经采样的模拟信号S1小于中间模拟信号S2时，SAR逻辑230确定数字输出信号Dout的最高有效位的值等于逻辑“0”，否则等于“1”。在确定数字输出信号Dout的最高有效位后，SAR逻辑230设置下一个有效控制信号CNT2为“1”，并设置接下来的有效控制信号CNT3至CNTN为“0”，接着在比较阶段PC，DAC 240根据时钟信号CLKC生成新的中间模拟信号S2。类似地，SAR逻辑230根据新的比较结果CMP确定数字输出信号Dout的下一个有效位。继续该方法直到确定出数字输出信号Dout的所有比特。应该注意的是，控制信号CNT1至CNTN的设置只是示例，而不是用于限制本发明。此外，在本实施方式中，当时钟信号CLKS是有效的而时钟信号CLKR是不活动的时，SAR ADC 200操作在非比较阶段。
图3根据本发明的实施方式示出了输入缓冲器300。根据模拟输入信号Sin，输入缓冲器300能够提供缓冲模拟信号Ain至SAR ADC的取样保持电路350。输入缓冲器300包括偏置电路310、接收电路330和阻抗电路320。在本实施方式中，接收电路330包括NMOS晶体管M1。NMOS晶体管M1耦接在电源VDD与取样保持电路350之间，NMOS晶体管M1的栅极用于接收模拟输入信号Sin。在本实施方式中，NMOS晶体管M1是具有高输入阻抗和低输出阻抗的源极跟随器。应该注意的是，NMOS晶体管M1仅用作示例，并不作为对本发明的限制。在其他实施方式，接收电路330可以包括PMOS晶体管。偏置电路310耦接在NMOS晶体管M1和阻抗电路320之间，包括电流源315和NMOS晶体管M2和M3。电流源315耦接在电源电压VDD和NMOS晶体管M2之间，电流源315能够提供电流I1至NMOS晶体管M2。NMOS晶体管M2耦接在电流源315和地之间，NMOS晶体管M2的栅极耦接至电流源315。NMOS晶体管M3耦接在NMOS晶体管M1和阻抗电路320之间，NMOS晶体管M3的栅极耦接至电流源315和NMOS晶体管M2的栅极。阻抗电路320包括电阻电路和开关电路。电阻电路包括电阻器R1，电阻器R1耦接在NMOS晶体管M3和地GND之间。开关电路包括开关SW1，其中开关SW1并联耦接至电阻器R1，并且开关SW1由SAR ADC的时钟信号CLKS控制。响应于时钟信号CLKS，阻抗电路320选择性地提供可变阻抗。例如，在SARADC的采样阶段PS，时钟信号CLKS导通开关SW1，NMOS晶体管M3通过并行连接的开关SW1和电阻器R1耦接至地GND。因此，阻抗电路320在SAR ADC的采样阶段PS提供了小阻抗(例如，开关SW1的导通等效电阻)，然后响应于小阻抗，偏置电路310从NMOS晶体管M1汲取对应于模拟输入信号Sin的大电流I2。相反，在SAR ADC的保持阶段PH，时钟信号CLKS关断开关SW1，NMOS晶体管M3仅通过电阻器R1耦接到地GND。因此，在SAR ADC的保持阶段PH，阻抗电路320提供大阻抗(例如，电阻器R1的电阻值)，然后响应于大阻抗，偏置电路310从NMOS晶体管M1汲取对应于模拟输入信号Sin的小电流I2。因此，输入缓冲器300的总电流在保持阶段PH时下降，因此也降低了输入缓冲器的功耗。在一些实施方式中，阻抗电路320可以是可变电阻器。
图4根据本发明的实施方式例示了图3的信号的波形。一起参照图3和图4，取样保持电路350包括开关SW2和电容器C1，其中开关SW2也由时钟信号CLKS控制。在SAR ADC的采样阶段PS，时钟信号CLKS导通开关SW2，缓冲模拟信号Ain通过开关SW2传送至电容器C1。在SAR ADC的保持阶段PH，时钟信号CLKS关断开关SW2，传送的缓冲模拟信号Ain存储在电容器C1中。为了简化描述，将不描述取样保持电路350的细节。如上所述，开关SW1和SW2在采样阶段PS导通，并且在保持阶段PH关断。因此，缓冲模拟信号Ain可以在采样阶段PS追踪模拟输入信号Sin，并在保持阶段PH保持跟踪的模拟输入信号Sin。例如，如图4所示，在保持阶段PH，对于缓冲模拟信号Ain，如标记为410的部分，模拟输入信号Sin将不被追踪。
图5根据本发明的实施方式示出了SAR ADC的参考电压发生器500。参考电压发生器500包括电流源510、两个NMOS晶体管M4和M5、两个电阻器R2和R3、阻抗电路520。电流源510耦接在电源电压VDD和NMOS晶体管M4之间，电流源510能够提供电流I2至NMOS晶体管M4。NMOS晶体管M4耦接在电流源510和电阻器R2之间，NMOS晶体管M4的栅极耦接电流源510。电阻器R2耦接在NMOS晶体管M4和地GND之间。NMOS晶体管M5耦接在电源电压VDD和电阻器R3之间，NMOS晶体管M5极耦接至电流源510和NMOS晶体管M4的栅极。电阻器R3耦接在NMOS晶体管M5和阻抗电路520之间。阻抗电路520包括电阻电路和开关电路。电阻电路包括电阻器R4，电阻器R4耦接在电阻器R3和地GND之间。开关电路包括开关SW3，其中开关SW3并联耦接至电阻器R4，并且开关SW3由SAR ADC的时钟信号CLKR控制。响应于时钟信号CLKR，阻抗电路520选择性地提供可变阻抗。例如，在SAR ADC的正常模式N_mode中，时钟信号CLKR导通开关SW3，电阻器R3通过并行连接的开关SW3和电阻器R4耦接至地GND。因此，阻抗电路520在SAR ADC的正常模式N_mode中提供小阻抗(例如，开关SW3的导通等效电阻)，然后响应于小阻抗，从NMOS晶体管M5汲取大电流I3。相反，在SAR ADC的待机模式S_mode中，时钟信号CLKR关断开关SW3，电阻器R3仅通过电阻器R4耦接到地GND。因此，在SAR ADC的保持阶段PH中，阻抗电路520提供大阻抗(例如，电阻器R4的电阻值)，然后响应于大阻抗，从NMOS晶体管M5汲取小电流I3。因此，参考电压发生器500的总电流在SAR ADC的待机模式S_mode中下降，因此也降低了SAR ADC的功耗。在一些实施方式中，阻抗电路520可以是可变电阻器。
根据本发明的实施方式，通过根据相应的时钟信号切换阻抗电路320和520中开关(例如，图3的SW1和/或图5的SW3)，可调整流经每个阻抗电路的电流，从而可以动态地偏置ADC的平均电流。
尽管通过示例和优选实施方式描述了本发明，应当理解，本发明并不仅限于公开的实施方式。相反，对本领域技术人员而言显而易见的，本发明旨在涵盖各种修改和相似设置。因此，因此，上述公开内容应当被理解为本发明的举例，本发明的保护范围应以权利要求为准。

Claims (16)

1.一种用于模拟数字转换器ADC的输入缓冲器，包括：
接收电路，耦接在电源电压和该ADC的取样保持电路之间，用于接收模拟输入信号并生成缓冲模拟信号；以及
阻抗电路，耦接到该接收电路，用于选择性地提供可变阻抗；
其中，当该ADC的该取样保持电路操作在第一阶段时，该阻抗电路提供小阻抗，当该ADC的该取样保持电路操作在第二阶段时，该阻抗电路提供大阻抗。
2.根据权利要求1所述的输入缓冲器，其特征在于，该阻抗电路包括：
电阻电路，耦接到该接收电路；
第一开关电路，并联耦接到该电阻电路，
其中，当该ADC的该取样保持电路操作在该第一阶段时该第一开关电路导通，当该ADC的该取样保持电路操作在该第二阶段时该第一开关电路关断。
3.根据权利要求1所述的输入缓冲器，其特征在于，该阻抗电路包括可变电阻器。
4.根据权利要求1所述的输入缓冲器，其特征在于，该输入缓冲器进一步包括：
偏置电路，耦接到该阻抗电路和该接收电路，用于响应于该阻抗电路的可变阻抗从该接收电路汲取电流。
5.根据权利要求1所述的输入缓冲器，其特征在于，该偏置电路包括：
电流源，耦接到该电源电压；
第一晶体管，与该电流源串联耦接；以及
第二晶体管，耦接到该接收电路和该阻抗电路之间，该第二晶体管的栅极耦接到该电流源和该第一晶体管的栅极。
6.根据权利要求1所述的输入缓冲器，其特征在于，该ADC的该取样保持电路包括：
电容器，耦接到该接收电路；以及
第二开关电路，耦接到该电容器和该接收电路之间；
其中当该ADC的该取样保持电路操作在该第一阶段时，该第二开关电路导通，并且与来自该接收电路的该缓冲模拟信号相对应的电压经由该第二开关电路被存储在该电容器中；
其中当该ADC的该取样保持电路操作在该第二阶段时，该第二开关电路关断。
7.一种模拟数字转换器ADC，用于将模拟输入信号转换为数字输出信号，该ADC包括：
输入缓冲器，用于接收模拟输入信号以提供缓冲模拟信号；以及
逐次逼近寄存器ADC，包括：
取样保持电路，耦接到该输入缓冲器并产生经采样的模拟信号，用于在第一阶段对该缓冲模拟信号进行采样并且在第二阶段保持该经采样的模拟信号；
数模转换器，用于在比较阶段根据多个控制信号和参考电压提供中间模拟信号；
比较器，用于根据该中间模拟信号和该经采样的模拟信号提供比较结果；以及
SAR逻辑，用于根据该比较结果提供该数字输出信号和该控制信号，
其中该输入缓冲器包括：
接收电路，耦接在电源电压和该逐次逼近寄存器ADC的该取样保持电路之间，用于接收该模拟输入信号并生成该缓冲模拟信号；以及
第一阻抗电路，耦接到该接收电路，用于选择性地提供第一可变阻抗；
其中，在该第一阶段该第一阻抗电路提供小阻抗，在该第二阶段该第一阻抗电路提供大阻抗。
8.根据权利要求7所述的ADC，其特征在于，该第一阻抗电路包括：
第一电阻电路，耦接到该接收电路；以及
第一开关电路，并联耦接到该接收电路，
其中在该第一阶段该第一开关电路导通，在该第二阶段该第一开关电路关断。
9.根据权利要求7所述的ADC，其特征在于，该第一阻抗电路包括可变电阻器。
10.根据权利要求7所述的ADC，其特征在于，该输入缓冲器进一步包括：
偏置电路，耦接到该第一阻抗电路和该接收电路，用于响应于该第一阻抗电路的该第一可变阻抗从该接收电路汲取电流。
11.根据权利要求10所述的ADC，其特征在于，该偏置电路包括：
第一电流源，耦接到该电源电压；
第一晶体管，与该第一电流源串联耦接；以及
第二晶体管，耦接到该接收电路和该第一阻抗电路之间，该第二晶体管的栅极耦接到该第一电流源和该第一晶体管的栅极。
12.根据权利要求7所述的ADC，其特征在于，该取样保持电路包括：
电容器，耦接到该接收电路；以及
第二开关电路，耦接到该电容器和该接收电路之间；
其中在该第一阶段时该第二开关电路导通，并且与来自该接收电路的该缓冲模拟信号相对应的电压经由该第二开关电路被存储在该电容器中；
其中在该第二阶段时该第二开关电路关断。
13.根据权利要求7所述的ADC，其特征在于，进一步包括参考电压发生器，该参考电压发生器用于提供该参考电压并且包括：
第二电流源，耦接到该电源电压；
第二电阻电路，耦接到地；
第三晶体管，耦接在该第二电流源和该第二电阻电路之间；
第四晶体管，耦接到该电源电压和第三电阻电路之间，该第四晶体管的栅极耦接到该第二电流源和该第三晶体管的栅极；以及
第二阻抗电路，通过该第三电阻电路耦接到该第四晶体管，用于选择性地提供第二可变阻抗。
14.根据权利要求13所述的ADC，其特征在于，在该比较阶段该第二阻抗电路提供小阻抗，在非比较阶段该第二阻抗电路提供大阻抗。
15.根据权利要求13所述的ADC，其特征在于，该第二阻抗电路包括：
第四电阻电路，耦接到该第三电阻电路；以及
第三开关电路，并联耦接到该第四电阻电路，
其中在该比较阶段该第三开关电路导通，在非比较阶段该第三开关电路关断。
16.根据权利要求14所述的ADC，其特征在于，该第二阻抗电路包括可变电阻器。
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