CN107005241B - 混合基数和/或混合模式开关矩阵体系架构和集成电路，及操作其的方法 - Google Patents

混合基数和/或混合模式开关矩阵体系架构和集成电路，及操作其的方法 Download PDF

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Abstract

一种包括多个逻辑瓦片的集成电路，其中每个逻辑瓦片包括多个(i)计算元件和(ii)开关矩阵。所述多个开关矩阵被分级布置，包括：(i)配置在分层网络(例如，基数‑4网络)中的第一级，其中，第一级的每个开关矩阵连接到至少一个相关联的计算元件，(ii)配置在分层网络(例如，基数‑2或基数‑3网络)中并耦合到第一级开关的第二级，以及(iii)配置在网状网络中并耦合到第一和/或第二级开关的第三级。在一个实施例中，第三级开关矩阵位于第一级和第二级开关矩阵之间；在另一个实施例中，第三级是最高级。

Description

混合基数和/或混合模式开关矩阵体系架构和集成电路，及操 作其的方法
相关申请
本非临时申请要求于2015年2月22日提交的标题为“Mixed-Radix and/or Mixed-Mode Switch Matrix Architecture and Integrated Circuit，and Method ofOperating Same”的美国临时申请No.62/19,215的优先权，该申请的全文通过引用并入本文。
技术领域
本发明针对一种具有用于在例如集成电路(例如，处理器、控制器、状态机、门阵列、PGA、FPGA和SOC)中实现的混合基数和/或混合模式开关矩阵互连体系架构的集成电路。
背景技术
FPGA是可以被用户、客户和/或设计者在制造之前和/或之后配置和/或重新配置的集成电路(以下除非另有说明，否则统称为“配置”等(例如，“配置”、“配置中”和“可配置”))。除了其它的以外，FPGA还尤其包括多个具有可编程逻辑部件的瓦片(常常称为“可配置逻辑块”(CLB)、“逻辑阵列块”(LAB)或“逻辑瓦片”–本文统称为“逻辑瓦片”)和促进逻辑瓦片之间的通信的可配置互连的网络。(参见例如图1A和1B)。逻辑瓦片包括布置在多个开关矩阵或开关矩阵(以下统称为“SM”)级中的多个开关矩阵(例如，M×N开关矩阵)。(参见例如图1C)。照此，逻辑瓦片可配置成在集成电路的操作期间与至少一个其它逻辑瓦片进行通信。
发明内容
本发明针对具有混合基数和/或混合模式开关矩阵互连体系架构的集成电路。例如，在一方面，本发明针对具有多个计算元件(例如，查找表、处理器电路、控制器电路和/或组合逻辑电路)的集成电路，其中每个计算元件与多个开关矩阵相关联，其中多个开关矩阵被配置在和与该集成电路的其它计算元件相关联的开关矩阵的互连网络相关的至少两个不同的基数中。例如，在集成电路是具有至少一个逻辑瓦片(tile)的现场可编程门阵列(FPGA)的一个实施例中，第一级开关矩阵(其例如经由分层导体直接连接到一个或多个相关联的计算元件)配置在无边界基数-3互连中，并且第二级开关矩阵被配置为基数-2互连。在另一个实施例中，第一级开关矩阵配置在基数-4互连中，并且第二级开关矩阵被配置为基数-2。
在另一方面，本发明针对具有混合模式互连体系架构的集成电路。例如，在一个实施例中，集成电路包括多个计算元件，每个计算元件与分级组织的多个开关矩阵相关联，其中(i)至少一个开关级的开关矩阵配置在分层网络中(相对于其它开关矩阵和/或计算元件的开关级)和(ii)至少一级的开关矩阵配置在网状、环形或类似的网络(以下称为“网状网络”)中。在一个示例性实施例中，集成电路包括三级开关矩阵，其包括配置在分层互连/网络(例如，分别为基数-4和基数-3)中的第一级开关矩阵(其直接连接到一个或多个相关联的计算元件)和第二级(其连接到第一级和第三级的开关矩阵)以及配置在网状互连或网状网络中的第三级开关矩阵，其中，在网状类型的互连中，第三级的每个开关矩阵经由网状互连/导体连接到那个第三级的至少一个其它开关矩阵。在这种混合模式的开关矩阵体系架构中，第三级网状网络连接到第二级中的开关矩阵，并且可以可选地(经由分层导体)连接到分层或网状网络的第四级。
值得注意的是，集成电路可以是例如处理器、控制器、状态机、门阵列、片上系统(SOC)、可编程门阵列(PGA)和/或FPGA。
每个逻辑瓦片通常包括数千个晶体管，这些晶体管可以被配置为执行组合和/或顺序功能(简单的和/或复杂的)。这种晶体管常常被互连，以形成到具有两个或更多个输入的多路复用器的多个开关。开关或多路复用器的选择输入可以电连接到存储器单元，其在被编程时确定多路复用器或开关的哪个输入连接到相关联的输出。存储器单元可以是静态的或动态的。例如，在静态存储器单元的情况下，选择输入可以电耦合到一个或多个可以在IC制造之后编程的触发器、锁存器和/或更完整的存储器块/阵列(例如，SRAM阵列)。
本发明可以在FPGA的一个或多个(或全部)逻辑瓦片中实现。例如，在一个实施例中，FPGA的逻辑瓦片可以包括多个计算元件(例如，查找表、处理器电路、控制器电路和/或组合逻辑电路)，其中每个计算元件与多个SM级相关联，其中多个SM级配置在至少两个不同的基数中，以便和与该集成电路的其它计算元件相关联的SM级互连。在另一个实施例中，逻辑瓦片可以包括被组织成多个SM级的多个开关矩阵，其中(i)至少一个SM级被配置在分层互连/网络中(关于其它开关矩阵宏的SM级)和(ii)至少一个SM级配置在网状互连或网络中。例如，在一个实施例中，逻辑瓦片可以包括由多个SM级组成的分层网络的多个开关矩阵，其中多个SM级配置在至少两个不同的基数中(例如，第一SM级被配置为基数-4互连，第二SM级被配置为无边界基数-3互连，并且第三SM级被配置为基数-2互连)并且一个或多个SM级配置在网状网络/互连中(例如，经由分层导体直接连接到上面提到的第三SM级的第四SM级)。
值得注意的是，本文描述和示出了许多发明。本发明既不限于任何单个方面或其实施例，也不限于这些方面和/或实施例的任意组合和/或排列。本发明的各方面和/或其实施例可以单独采用或者与本发明和/或其实施例的一个或多个其它方面组合使用。
附图说明
本发明可以联系附图中所示的实施例来实现。这些附图示出了本发明的不同方面并且，在适当的情况下，在不同图中示出相同结构、部件、材料和/或元件的标号类似地标记。应当理解的是，除了具体示出的结构、部件、材料和/或元件之外，结构、部件、材料和/或元件的各种组合是预期的并且在本发明的范围内。
而且，本文中描述和示出了许多发明。本发明既不限于任何单个方面或其实施例，也不限于这些方面和/或实施例的任意组合和/或排列。此外，本发明的各方面和/或其实施例可以单独采用或者与本发明和/或其实施例的一个或多个其它方面组合使用。为了简洁起见，本文不分开讨论和/或示出某些排列和组合。值得注意的是，本文中描述为“示例性”的实施例或实现不应当被解释为优选的或有利的，例如优于其它实施例或实现；而是意在反映或指示(一个或多个)实施例是(一个或多个)“示例”实施例。
图1A示出了例如集成电路的看图表示，其包括控制电路系统、时钟电路系统和可编程/可配置逻辑电路系统(其可以包括一个或多个逻辑瓦片，每个逻辑瓦片包括逻辑晶体管(其可以被互连，例如，作为具有两个或更多个输入的开关或多路复用器，其电耦合到相关联的存储器单元，当被编程时，确定开关或多路复用器的操作))；
图1B示出了可编程/可配置逻辑电路系统(例如，FPGA)的多个互连的逻辑瓦片的框图表示，其中逻辑瓦片的输入/输出可以促进逻辑瓦片和/或可编程/可配置的逻辑电路系统外部的电路系统之间的通信；值得注意的是，可编程/可配置逻辑电路系统可以由多个可编程逻辑瓦片组成，其中至少一个这样的瓦片包括混合基数和/或混合模式开关矩阵互连体系架构；
图1C示出了可编程/可配置逻辑电路系统(例如，FPGA)的示例性可编程逻辑瓦片的开关矩阵的M×N阵列的框图表示，而没有互连的详细说明；
图2A和2B示出了根据本发明至少一方面的包括多个计算元件(例如，查找表、处理器电路、控制器电路和/或组合逻辑电路)的可编程逻辑瓦片的示例性混合基数互连体系架构的简化示例性示意性框图表示，其中每个计算元件与多个开关矩阵(组织在开关矩阵(SM)集中)相关联，根据本发明的至少一方面，这些开关矩阵配置在具有至少两个不同基数的分层网络中(经由分层导体互连)；级的开关矩阵的这种基数可以是或可以不是无边界的(比较图2A和2B的级2与级1或级N的开关矩阵)；值得注意的是，每个双向导线或导体可以是单个导体或两组单向导体/导线，或多组双向或单向导体/导线，并且为了清晰，级的矩阵之间的某些详细互连已被消除；配置在分层网络中的级的开关矩阵(及其开关)经由分层导体互连；而且，在图2A和2B所示的可编程逻辑瓦片的示例性混合基数互连体系架构的简化示例性示意性框图表示中，m、x和y是整数，并且“BR”指示无边界基数互连(例如，BR3，其中m＝2和x＝1)，并且“R”指示基数互连(例如，R2，其中m＝2)；
图3A示出了根据本发明至少一方面的示例性混合基数互连体系架构实施例，其中级1的每个开关矩阵(SM1)是基数-4(CESM1)，并且级2的每个开关矩阵(SM2)和级3的每个开关矩阵(SM3)是基数2(分别为
Figure GDA0002691634950000051
和
Figure GDA0002691634950000052
)；值得注意的是，每根双向导线可以是两组单向导线(参见标记为插入(Inset)A的虚线框)–一组m根下游导线(朝计算元件(“CE”)输入传播)，以及一组n根上游导线(远离CE输出传播)；用于每根导线段的m和n可以或可以不等于任何其它导线段的m和n，也不需要等于CE输入和输出的m和n；但是，除非另有说明，否则整个网络可以采用相同的m和n；另外，IC设计者可以创建SM宏(参见标记为“SM宏1”的框)，然后实例化相同的SM宏x16次，并连接SM宏之间的所有向外分支的连接；
图3B以框图形式示出了图3A的示例性混合基数互连体系架构的选定互连，其中SM级1(SM1)
Figure GDA0002691634950000053
是基数-4连接并且每个开关矩阵水平、垂直和对角地行进，以与三个相邻的开关矩阵通信；值得注意的是，硅实现当前不允许对角路由(其为了互连的清晰而以对角绘制)并且，照此，在实现中，对角路由是直线的，其中所示对角导线的长度通常是水平和垂直路线的长度的总和；
图3C以框图形式示出了图3A的示例性混合基数和混合模式互连体系架构的SM级2(SM2)和SM级3(SM3)的互连，其中每个开关矩阵是基数-2(
Figure GDA0002691634950000061
和
Figure GDA0002691634950000062
)，并且每个开关矩阵水平、垂直和/或对角行进，以与相邻开关矩阵通信(经由相关联的互连)；再次，硅实现当前不允许对角路由并且，照此，在实现中，这种路由是直线的(其是集成电路布局中众所周知的规则)；
图4A示出了根据本发明至少一方面的另一个示例性混合基数和混合模式互连体系架构实施例，其中级1的每个开关矩阵(SM1)是基数-4
Figure GDA0002691634950000063
级2的每个开关矩阵(SM2)是无边界基数-3(BR3)
Figure GDA0002691634950000064
级3的每个开关矩阵(SM3)是基数-2
Figure GDA0002691634950000065
值得注意的是，无边界基数-3(BR3)网络可以是用于逻辑瓦片的一个或多个SM级的优选网络；在这里，与传统的基于基数的网络不同，BR3互连/网络维持每个计算元件(CE)(或SM宏)与其最近邻居之间的空间局部性，并且可以改善路径分集(由于更大数量的互连路径，更多或更大的路径分集通常意味着或导致更少的路由资源需求)，并且与基数-2(R2)网络相比，常常需要更少的SM级来进行连接；尽管如此，在优选实施例中，在位于或部署在较低层次(例如，SM级1、2或3)中的(一个或多个)开关矩阵级中采用无边界基数-3(BR3)互连/网络；
图4B以框图形式示出了图4A的示例性混合基数互连体系架构的SM级2(SM2)和SM级3(SM3)的互连，其中
Figure GDA0002691634950000067
是无边界基数-3(BR3)并且
Figure GDA0002691634950000066
是基数-2(R2)；级2的开关矩阵(SM2)水平、垂直和/或对角行进，以与相邻的开关矩阵通信，并且级3的开关矩阵水平地行进；再次，集成电路中布局的实现当前不允许对角路由并且，照此，这种路由是直线的(这是集成电路布局中众所周知的规则)；值得注意的是，在所示的2-D布局中，每4个CE和SM宏经由或通过SM级1的开关矩阵连接；
图5A-5C示出了根据本发明至少一方面的包括多个计算元件(例如，查找表、处理器电路、控制器电路和/或组合逻辑电路)的可编程逻辑瓦片的示例性混合模式互连体系架构的简化示例性示意性框图表示；在这个说明性实施例中，根据本发明的至少一方面，某些级的开关矩阵配置在一个或多个基数的分层网络中，并且其它开关矩阵配置在网状网络中，例如在图5A中，级1和2的开关矩阵配置在分层体系架构中，而级N的开关矩阵配置在网状体系架构中，其中，作为网状体系架构(并且不同于分层体系架构)，级N的开关的输出被路由到级N的选定的其它开关–即，输出路由保持在级4内(参见图5A，其中信号在开关1.N和9.N之间行进，其后信号可以在连接到网状网络的其它级内行进–例如，通过经由级N-1进入分层网络而到达CE)(也参见图5B，其中信号在开关1.2和9.2之间行进，其后信号可以在连接到网状网络的其它级内行进–例如，通过经由级1进入分层网络而到达CE)；另外，在图5C中，级1的开关矩阵配置在分层体系架构中(其它级也是如此)，并且级2和级N的开关矩阵配置在网状体系架构中，其中，作为网状体系架构(并且不同于分层体系架构)，级2和级N的开关的输出分别被路由到级2和级N的选定的其它开关–即，输出路由分别保留在级2和级N内；配置在分层网络中的(一个或多个)级的(一个或多个)开关矩阵(及其开关)经由分层导体互连，并且配置在网状网络中的(一个或多个)级的(一个或多个)开关矩阵(及其开关)经由网状导体互连；值得注意的是，每根双向导线可以是单个导体或多组单向导线/导体，并且为了清楚起见已经消除了级的开关矩阵之间的大部分详细互连；
图6A-6D示出了根据本发明至少一方面的根据本发明至少一方面的示例性混合基数、混合模式互连体系架构(即，实现分层或网状互连的多个开关矩阵(SM)级)；值得注意的是，为了清晰起见，已经消除了级的开关矩阵之间的详细互连；而且，在图6A-6D的可编程逻辑瓦片的所示示例性混合基数互连体系架构的简化示例性示意框图表示中，m、x和y的是整数，并且“BR”指示无边界基数互连(例如，BR3，其中m＝2和x＝1)，并且“R”指示基数互连(例如，R2，m＝2)；
图7A示出了根据本发明至少一方面的根据本发明至少一方面的示例性混合基数、混合模式互连体系架构，其中级1的每个开关矩阵(SM1)是基数-4
Figure GDA0002691634950000081
级2的每个开关矩阵(SM2)是无边界基数-3
Figure GDA0002691634950000082
级3的每个开关矩阵(SM3)是基数-2
Figure GDA0002691634950000083
并且级4的每个开关矩阵(SM4)以网状体系架构连接；
图7B示出了图7A的选定部分，如图7A的图示中所指示的；及
图7C以框图形式示出了图7A的示例性实施例的级4的网状连接(值得注意的是，图7A的实施例的下面三级在图4A和4B的混合基数分层网络中示出；在这里，由级4的开关输出的信号在通过网状网络传播时不改变层次；即，信号可以从阵列1的开关1.4行进到开关9.4，然后行进到阵列2的开关9.4和开关17.4，然后如果路由器适当地配置集成电路的网络，则返回到阵列1的开关1.4；值得注意的是，网格样式网络是可平铺的，并且图6A的32元素设计可以被认为是可平铺的宏，其可以被复制，以产生更大的阵列(假定网状网络提供足够的带宽，否则需要设计具有更多资源的新网状网络)；虽然在图7A-7C的说明性实施例中，分层网络/互连目前在其它开关矩阵(SM)级(即，级1、2和3)中采用，但是另一个网状网络可以被实现为一个或多个分层级的替代和替换(例如，除了在每个方向上“跳”4的当前级4网格，还可以级2可以是网状网络(参见图5B)或者级2和4可以由水平和垂直地“跳”的网状网络(参见图5C)替换)。
再次，本文描述和示出了许多发明。本发明既不限于其任何单个方面或其实施例，也不限于这些方面和/或实施例的任意组合和/或排列。本发明的每个各方面和/或其实施例可以单独采用或者与本发明的一个或多个其它方面和/或其实施例组合使用。为了简洁起见，这些组合和排列中的许多没有在这里分开讨论。
具体实施方式
考虑到这一点，在一方面，本发明针对具有混合基数分层互连体系架构的集成电路。在一个实施例中，集成电路包括多个计算元件(例如，查找表、处理器电路、控制器电路和/或组合逻辑电路)，其中每个计算元件关于与该集成电路的其它计算元件相关联的开关矩阵的互连网络与配置在至少两个不同基数中的多个开关矩阵相关联。例如，第一级的开关矩阵(其直接连接到一个或多个相关联的计算元件)配置在第一基数互连中(例如，基数-4)，第二级的开关矩阵配置在第二基数互连中(例如，无边界基数-3)，第三级的开关矩阵配置在第三基数互连中(例如，无边界基数-3或基数-2)，并且第四级的开关矩阵配置在第四基数互连中(例如，基数-2)。
参考图2A和2B，分层互连网络可以包括被配置在两个或更多个不同基数或无边界基数互连中的多个开关矩阵级(级1，2...N)。混合基数互连体系架构包括分层导体，以连接开关矩阵和计算元件–但是为了清楚起见，已经消除了每一级的开关矩阵之间的详细互连。互连的设计可以依赖于多个权衡，包括例如网络的操作/响应速度、矩阵的开关时间，网络的管芯面积考虑/约束以及导体路由考虑/约束。
例如，参考图3A-3C，在一个示例性实施例中，与基数-2(R2)互连相比，采用基数-4互连(级1)会是有利的，以便减少开关时间(其可以在更快的网络中提供)，因为基数-4(R4)要求1/2数量的开关矩阵(SM)级，以在四个计算元件(CE)之间进行通信–即，基数-4互连网络需要一个开关矩阵(SM)级(与在基数-2互连的情况下的两个开关矩阵(SM)级相比)。这可以针对基数-4互连需要更多布线资源的事实进行平衡(例如，如果存在足够的布线资源，或布线距离足够短)。
因此，在布线资源不是问题的情况下，对于级1采用基数-4互连会是有利的(诸如短连接，其中基数-4不会导致过多的路由拥塞和互连功率/电容的增加)。在这些情况下，减少SM级是有益的。但是，在较高/上面的级，由于基数-2相对于基数-4具有更低路由资源的事实，较小的基数会是有利的(例如，基数-2互连)，这会导致或提供降低的布线拥塞、电容和功率。因为，对于更长的导线，导线延迟通常比开关延迟更占主导，所以在SM级中引起的附加延迟变成减少路由资源的有益折衷。
参考图4A和4B，除了基数-2/4折衷(当然，更高的基数也是合适的)，无边界基数-3(BR3)互连可以很好地适于利用在混合基数开关矩阵网络中组织为基数-4(R4)和/或基数-2(R2)互连的开关矩阵来实现。与传统的基于基数的网络不同，BR3网络维持每个计算元件(CE)或开关矩阵宏(SM宏)及其最近邻居之间的空间位置，并改善路径分集(更多的路径分集常常转化为较少的路由资源需求)并且可以使用更少的开关矩阵级产生所需的连接来实现(与基数-2网络相比)。但是，与基数-2相比，BR3网络可以使用更多的路由资源–照此，在较低层次(例如，更靠近计算元件和/或计算元件和基数-2互连的开关矩阵级之间)使用BR3互连会是有利的。
在这个示例性体系架构中，采用基数-4互连作为级1
Figure GDA0002691634950000101
Figure GDA0002691634950000102
随后是BR3的级2
Figure GDA0002691634950000103
随后是基数-2网络的级3
Figure GDA0002691634950000104
值得注意的是，某些设计折衷包括：
·相对于基数-2开关的两级，基数-4的一级需要两倍的路由资源，但是只需要一个开关延迟来达到三个最近的开关“邻居”。
·BR3网络的一级需要一级基数-2开关的两倍路由资源。BR3网络的两级需要两级基数-2开关的两倍路由资源，这是与一级基数-4开关的相同量的路由资源，但需要两个开关延迟。但是，两级的BR3开关允许每个CE达到八个“邻居”，而一级基数-4开关允许每个CE只能达到三个“邻居”。
·一级基数-2开关允许每个CE达到一个“邻居”。它需要最少的路由资源，但需要最多数量的开关以及因此开关延迟。
因此，在图4A的示例性实施例中，由于其大资源需求但是快速开关，在布线短(本地路由)时采用基数-4开关会是有利的，例如，对于较低或最低层次中/上的那些互连–诸如，第一或第二开关矩阵(SM)级(即，SM1或SM2)。值得注意的是，对于较低的SM级层次(即，SM 1和/或SM 2)，也可以采用较高的基数(8、16等)。在较低或最低层次/级和上面或最高层次/级之间(例如，在中级层次–诸如SM2和/或SM3中)，采用无边界基数-3(BR3)配置/互连以增加路径分集会是有利的，这促进与更多相邻开关的通信或到达更多相邻开关，而无需路由到上面的层次，这可以提高性能(使用较少的级)并减少对于上面层次的资源需求。在常常由布线资源考虑支配的较高或上面层次(例如，SM3和/或SM4)中，可以采用可以减少或最小化布线资源/长度的基数-2(R2)互连。
在本发明的另一方面，集成电路包括混合模式互连体系架构，其中(i)至少一个开关级的开关矩阵配置在分层网络中(关于其它开关矩阵和/或计算元件的开关级)和(ii)至少一级的开关矩阵配置在网状网络中。例如，在一个实施例中，集成电路包括N级开关矩阵(例如，四级开关矩阵)，包括例如配置在分层互连/网络(例如，基数-4或基数-3)中的第一级开关矩阵(其直接连接到一个或多个相关联的计算元件)，配置在分层互连/网络(例如，基数-4或基数-3)中的第二级开关矩阵(其连接到第一级开关矩阵和第三级开关矩阵)，配置在分层互连/网络(例如，基数-3或基数-2)中的第三级开关矩阵(其连接到第二级开关矩阵和第四级开关矩阵)，以及配置在网状互连/网络中的第四级，其中网状互连的每个开关矩阵连接到同一级(即，第四级)的另一个开关矩阵。
参考图5A-5C，根据本发明至少一方面的可编程逻辑瓦片的示例性混合模式互连体系架构包括多个计算元件(例如，查找表、处理器电路、控制器电路和/或组合逻辑电路)并且至少一级的开关矩阵配置在分层网络中(关于其它开关矩阵和/或计算元件的开关级)并且至少一级的开关矩阵配置在网状网络中。在这些说明性实施例中，根据本发明的至少一方面，某些级的开关矩阵配置在分层网络中并且其它开关矩阵配置在网状网络中，例如在图5A中，级1和2的开关矩阵配置在分层体系架构中，并且级N的开关矩阵配置在网状体系架构中，其中，作为网状体系架构(并且不同于分层体系架构)，级N的开关的输出被路由到级N的选定的其它开关–即，输出路由保持在级4内(参见图5A，其中信号在开关1.N和9.N之间行进，其后信号可以在连接到网状网络的其它级内行进–例如，通过经由级N-1进入分级网络而行进到CE(也参见图5B，其中级2的开关矩阵配置在网状体系架构中并且，照此，信号在开关1.2和9.2之间行进，其后信号可以经由级9...N的分层网络在连接到网状网络的其它级内行进–例如，通过经由级1进入分层网络而行进到一个或多个计算元件)。
值得注意的是，网状互连可以在逻辑瓦片的多于一个级中实现。参考图5C，级1的开关矩阵配置在分层体系架构(以及其它级)中，并且级2和级N的开关矩阵配置在网状体系架构中，其中，作为网状体系架构(并且不同于层次体系架构)，级2和级N的开关的输出分别被路由到级2和级N的选定的其它开关–即，输出路由分别保持在级2和级N内。在这里，为了清楚起见，已经消除了级的开关矩阵之间的许多详细互连。级3至级N的开关矩阵可以配置在分层体系架构(例如，一个或多个基数和/或无边界基数组织)或网状网络体系架构(即，网格、环面等网络体系架构)中。
实际上，混合模式技术/互连和混合基数技术/互连可以一起在逻辑瓦片的网络中实现。(参见例如图6A-6D)。在这里，混合基数、混合模式互连体系架构(即，实现层次结构或网状互连的多个开关矩阵(SM)级)提供了混合基数互连和混合模式互连的优点，其中逻辑瓦片包括每个互连。再次，为了清楚起见，已经消除了级的开关矩阵之间的详细互连。
参考图7A-7C，在一个示例性实施例中，网络对于下面3级(下面的级是部署在、放置在或定位在更靠近体系架构内计算元件的那些级)包括类似于图4A的混合基数(具有BR3)分层网络，其连接到用于级4的网格样式网络。值得注意的是，对于网格样式体系架构的关键区别在于，当在开关矩阵之间遍历时，信号不改变层次；即，信号可以被发送到级4的开关矩阵(SM)内的其它开关。在分层网络中，信号将从CE行进到所需的SM层次，然后向下返回。在这里，信号一般不在同一层次中行进–就像网状互连一样。因此，网格样式的开关配置(与在分层配置中实现的开关)不同，例如，当信号从开关1.4行进到开关9.4时，它保持在级4的开关矩阵中；其后，该信号可以在网状网络上某个其它地方行进，或者通过进入例如开关3.4然后经由级3在分层网络内传播(例如，开关3.3、3.2、3.1至CE3)而向下朝向CE(例如，CE3)行进(参见例如图7A和7B)。
本文描述并示出了许多发明。虽然已经描述和示出了本发明的某些实施例、特征、属性和优点，但是应当理解，本发明的许多其它实施例以及不同的和/或类似的实施例、特征、属性和优点从描述和图中是显而易见的。照此，本文所述和示出的本发明的实施例、特征、属性和优点不是详尽的，并且应当理解，本发明的此类其它类似的以及不同的实施例、特征、属性和优点在本发明的范围之内。
实际上，本发明既不限于任何单个方面或其实施例，也不限于此类方面和/或实施例的任意组合和/或排列。而且，本发明的每个方面和/或其实施例可以单独采用或者与本发明的一个或多个其它方面或/或其实施例组合使用。
值得注意的是，除其它的之外，“电路系统”尤其意味着电路(无论是集成的还是其它的)、一组此类电路、一个或多个处理器、一个或多个状态机、一个或多个实现软件的处理器、一个或多个门阵列、可编程门阵列和/或现场可编程门阵列，或者一个或多个电路(无论是集成的还是其它的)、一个或多个状态机、一个或多个处理器、一个或多个实现软件的处理器、一个或多个门阵列、可编程门阵列和/或现场可编程门阵列的组合。
本文描述的布局、组织和互连技术可以使用一个或多个(适当编程的)处理器来实现，以执行和/或评估本发明的一个或多个功能或操作。
值得注意的是，本文公开的各种电路、电路系统、布局和路由可以使用计算机辅助设计工具来描述，并且依据其行为、寄存器转移、逻辑部件、晶体管、布局几何形状和/或其它特点来表达(或表示)为在各种计算机可读介质中体现的数据和/或指令。可以实现此类电路、电路系统、布局和路由表达的文件和其它对象的格式包括但不限于支持行为语言(诸如C、Verilog和HLDL)的格式，支持注册级描述语言(诸如RTL)的格式，以及支持几何描述语言(诸如GDSII、GDSIII、GDSIV、CIF、MEBES)的格式以及现在已知或以后开发的任何其它格式和/或语言。可以体现此类格式化数据和/或指令的计算机可读介质包括但不限于各种形式的非易失性存储介质(例如，光学、磁性或半导体存储介质)和可以用来通过无线、光或有线信令介质或其任意组合传送此类格式化数据和/或指令的载波。通过载波传送此类格式化数据和/或指令的示例包括但不限于经由一种或多种数据传送协议(例如，HTTP、FTP、SMTP等)经因特网和/或其它计算机网络传送(上传、下载、电子邮件等)。
实际上，当经由一个或多个计算机可读介质在计算机系统内被接收时，上述电路的此类基于数据和/或指令的表达可以由计算机系统内的处理实体(例如，一个或多个处理器)结合一个或多个其它计算机程序的执行而被处理，其中计算机程序包括但不限于网络列表生成程序、地点和路线程序等，以生成此类电路的物理表现的表示或图像。此类表示或图像其后可以被用在设备制造中，例如，通过在设备制造工艺中使得生成用来形成电路的各种部件的一个或多个掩模。
而且，本文公开的各种电路、电路系统、布局和路由以及技术可以使用计算机辅助设计和/或测试工具经由模拟来表示。本发明性电路、电路系统、布局和路由和/或由此实现的技术的模拟可以由计算机系统来实现，其中此类电路、电路系统、布局和路由和/或由此实现的技术经由计算机系统被仿真、复制和/或预测。本发明还针对本发明性电路、电路系统、布局和路由和/或由此实现的技术的此类模拟，并且照此意在落入本发明的范围内。对应于此类模拟和/或测试工具的计算机可读介质也意在落入本发明的范围内。
值得注意的是，本文对“一个实施例”或“实施例”(等等)的引用意味着联系该实施例描述的特定特征、结构或特点可以在本发明的一些或全部实施例中被包括、采用和/或结合。短语“在一个实施例中”或“在另一个实施例中”(等等)在说明书中的使用或出现不是指相同的实施例，也不是指一个或多个其它实施例中必须相互排斥的单独或替代实施例，也不限于单个排他的实施例。这同样适用于术语“实现”。本发明既不限于任何单个方面或其实施例，也不限于此类方面和/或实施例的任意组合和/或排列。而且，本发明的每个方面和/或其实施例可以单独采用或者与本发明的一个或多个其它方面或/或其实施例组合使用。为了简洁起见，本文不分开讨论和/或示出某些排列和组合。
另外，本文中被描述为“示例性”的实施例或实现不应当被解释为优选的或有利的，例如优于其它实施例或实现；而是意在传达或指示这一个或多个实施例是(一个或多个)示例性实施例。
虽然已经在某些具体的方面描述了本发明，但是对于本领域技术人员来说，许多附加的修改和变化将是显而易见的。因此，应当理解，在不背离本发明的范围和精神的情况下，本发明可以以不同于具体描述的方式来实践。因此，本发明的实施例应当在所有方面都被认为是说明性而不是限制性的。
如在权利要求中所使用的，术语“包括”、“包含”、“具有”或其任何其它变体意在覆盖非排他性的包含，使得包括元件列表的过程、方法、电路、制品或设备不仅包括那些元素，而且可以包括未明确列出的或此类过程、方法、制品或装置固有的其它元素。
在权利要求和其它地方，术语“第一”、“第二”等在本文不表示任何次序、数量或重要性，而是用来区分一个元素与另一个元素。而且，本文的术语“一个”不表示数量的限制，而是表示至少一个所引用的项的存在。除其它之外，术语“数据”尤其可以意味着无论是模拟还是数字形式(其可以是单个位(等等)或多个位(等等))的(一个或多个)电流或电压信号。另外，术语“逻辑瓦片”是指多个晶体管(通常为数千到数百万)的设计单元或块，在本申请中，这些单元或块能够连接或被连接到多个相邻的“瓦片”、“核心”或“块”(例如，在操作中或操作期间)。而且，如上面所指出的，术语(i)除其它之外，“集成电路”尤其意味着处理器、控制器、状态机、门阵列、SOC、PGA和/或FPGA，以及(ii)除其它之外，“计算元件”尤其意味着查找表、处理器电路、控制器电路和/或组合逻辑电路。

Claims (19)

1.一种集成电路，包括：
多个逻辑瓦片，其中每个逻辑瓦片包括：
多个计算元件；
多个开关，电耦合到至少一个计算元件并且电互联并且布置在多个开关矩阵中，其中所述多个开关矩阵中的每个开关矩阵与至少一个计算元件相关联并且包括多个开关；及
其中所述多个开关矩阵被布置在多个级的开关矩阵中，包括：
第一级开关矩阵，配置在分层网络中，
第二级开关矩阵，配置在分层网络中，以及
第三级开关矩阵，其中所述第三级开关矩阵中的每个开关矩阵配置在网状网络中，其中第三级中的每个开关矩阵的输出直接连接到第三级的多个开关矩阵的输入，并且电连接到第一级开关矩阵的开关矩阵中的一个或者多个开关，或者
第二级开关矩阵的开关矩阵中的一个或者多个开关。
2.如权利要求1所述的集成电路，其中第一级开关矩阵或第二级开关矩阵中的每个开关矩阵电连接到至少一个计算元件并与该至少一个计算元件相关联。
3.如权利要求1所述的集成电路，其中第一级开关矩阵中的每个开关矩阵配置在基数-n网络中，其中n是大于或等于3的整数。
4.如权利要求1所述的集成电路，其中第三级开关矩阵的每个开关矩阵为多级开关矩阵中的最高级。
5.如权利要求4所述的集成电路，其中第一级开关矩阵中的每个开关矩阵配置在基数-n网络中，其中n等于2或3。
6.如权利要求4所述的集成电路，其中第二级开关矩阵中的每个开关矩阵配置在基数-3网络中。
7.如权利要求6所述的集成电路，其中基数-3网络是无边界基数-3网络。
8.一种集成电路，包括：
多个逻辑瓦片，其中每个逻辑瓦片包括：
多个计算元件；
多个开关矩阵，其中每个开关矩阵包括至少一个开关，并且所述多个开关矩阵被分级布置，所述多个开关矩阵包括：
第一级开关矩阵，配置在分层网络中，其中第一级的每个开关矩阵连接到至少一个相关联的计算元件，
第二级开关矩阵，配置在分层网络中并电耦合到第一级开关矩阵的开关矩阵中的一个或多个开关，及
第三级开关矩阵，其中第三级中的每个矩阵配置在网状网络中，其中第三级开关矩阵中的每个开关矩阵的输出直接连接到第三级中的多个开关矩阵的输入，并且电耦合到第二级开关矩阵的开关矩阵中的一个或多个开关。
9.如权利要求8所述的集成电路，其中第三级开关矩阵中的每个开关矩阵是多级开关矩阵中的最高级。
10.如权利要求8所述的集成电路，其中第一级开关矩阵中的每个开关矩阵配置在基数-n网络中，其中n是大于或等于4的整数。
11.如权利要求10所述的集成电路，其中第二级开关矩阵的每个开关矩阵配置在基数-3网络中。
12.如权利要求11所述的集成电路，其中基数-3网络是无边界基数-3网络。
13.如权利要求8所述的集成电路，其中第三级开关矩阵位于第一级开关矩阵和第二级开关矩阵之间，并且第三级开关矩阵中的每个开关矩阵直接连接到第一级开关矩阵中的仅一个开关矩阵和/或第二级开关矩阵中的仅一个开关矩阵。
14.如权利要求13所述的集成电路，其中：
第一级开关矩阵的每个开关矩阵配置在基数-n网络中，其中n是大于或等于4的整数，及
第二级开关矩阵的每个开关矩阵配置在基数-2或基数-3网络中。
15.如权利要求8所述的集成电路，其中第三级开关矩阵中的每个开关矩阵是多级开关矩阵中的最高级，并且直接连接到第一级开关矩阵中的仅一个开关矩阵和/或第二级开关矩阵中的仅一个开关矩阵。
16.一种集成电路，包括：
多个逻辑瓦片，可配置为在操作期间与至少一个其它逻辑瓦片通信，其中每个逻辑瓦片包括：
多个计算元件；
多个开关矩阵，其中每个开关矩阵包括至少一个开关，并且所述多个开关矩阵被分级布置，包括：
第一级开关矩阵，配置在分层网络中，其中第一级中的每个开关矩阵连接到至少一个相关联的计算元件，
第二级开关矩阵，配置在分层网络中并且电耦合到第一级开关矩阵的开关矩阵中的一个或多个开关，
第三级开关矩阵，配置在分层网络中并且电耦合到第二级开关矩阵的开关矩阵中的一个或多个开关，及
第四级开关矩阵，配置在网状网络中并且其中第四级开关矩阵中的每个开关矩阵的输出直接连接到第四级的多个开关矩阵的输入并且电耦合到第三级开关矩阵的开关矩阵中的一个或多个开关，及
其中：第一级开关矩阵位于多个计算元件和第二级开关矩阵之间，第二级开关矩阵位于第一级开关矩阵和第三级开关矩阵之间，第三级开关矩阵位于第二级开关矩阵和第四级开关矩阵之间并且第四级开关矩阵中的每个开关矩阵是多个开关矩阵级中的最高级。
17.如权利要求16所述的集成电路，其中第四级开关矩阵中的每个开关矩阵直接连接到第三级开关矩阵中的仅一个开关矩阵。
18.如权利要求16所述的集成电路，其中：
第一级开关矩阵配置在基数-a网络中，其中a是大于或等于4的整数，
第二级开关矩阵配置在基数-b网络中，其中b是大于或等于3的整数，
第三级开关矩阵配置在基数-c网络中，其中c等于2或3。
19.如权利要求18所述的集成电路，其中第四级开关矩阵中的每个开关矩阵直接连接到第三级开关矩阵中的仅一个开关矩阵。
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