CN106936436A - 一种分时采样的多通道信号采样系统和方法 - Google Patents

Abstract

本发明提出了一种分时采样的多通道信号采样系统，包括输入滤波电路、产生控制信号的CPLD、带AD口的DSP和采样通道选择电路，其中，所述输入滤波电路为RC低通滤波电路；滤波后的多通道采样信号通过采样通道选择电路进行通道选择再单通道输出；产生控制信号的CPLD，接收DSP发送的两路脉冲信号，输出选通信号，选通信号用于实现具体哪一路采样信号输出；带AD口的DSP，被选择输出的采样信号进入DSP的AD口中进行处理。其利用模拟多路复用器的原理实现多路模拟信号的连续采样，从而可以在单个通道实现多路信号采样，大大节省了多路信号采样电路的AD口资源，降低成本。本发明还提供了一种分时采样的多通道信号采样方法。

Description

一种分时采样的多通道信号采样系统和方法

技术领域

本发明涉及信号处理领域，特别涉及一种分时采样的多通道信号采样系统和方法。

背景技术

现有的中频数字化接收机主要由单个的模数转换器(ADC)和数字下变频器组成，其中模数转换模块主要完成模拟中频信号的采样，并转化得到数字化的中频信号，数字下变频器将感兴趣的信号转换至基带，同时做抽样率变换及滤波处理，得到正交的I、Q信号后送后续的数字信号处理器进行基带信号处理，在整个中频接收机里面数字下变频器是整个中频数字化接收机的核心，但通常情况下，现有的中频数字化接收机仅能实现单通道的信号采样，工作效率低，工作方式单一。随着电子产品的普及和发展，工业和消费类电子产品的功能越来越多，需要采集处理的信号也越多，这样一来信号采集通道就随着增多。对于现有的多通道中频接收机的实现方法，通常是设有多个AD通道，每个AD通道对应一个ADC模块，ADC模块采样转换后，经数字下变频器处理后再与FPGA模块连接，这样的设计虽然能保证多通道采样处理的精确率，但每一个AD通道就需要一块与之对应的数字下变频器，这样就需要占用大量的AD口，不仅成本高昂，同时还增加了板子设计的难度。

发明内容

本发明要解决的技术问题是：提供一种分时采样的多通道信号采样系统和方法，其能节省采样电路的AD口资源，降低成本。

本发明的解决方案是这样实现的：一种分时采样的多通道信号采样系统，包括输入滤波电路、产生控制信号的CPLD和带AD口的DSP，其还包括采样通道选择电路，其中，

所述输入滤波电路为RC低通滤波电路，用于对输入的多通道采样信号进行滤波；

滤波后的多通道采样信号通过采样通道选择电路进行通道选择再单通道输出；

产生控制信号的CPLD，接收DSP发送的两路脉冲信号，输出选通信号，选通信号用于实现具体哪一路采样信号输出；

带AD口的DSP，被选择输出的采样信号进入DSP的AD口中进行处理。

本发明的另一技术方案在于在上述基础之上，所述采样通道选择电路包括8通道模拟多路复用器，经过滤波后的多通道采样信号与所述8通道模拟多路复用器的输入脚相连。

本发明的另一技术方案在于在上述基础之上，所述8通道模拟多路复用器型号为SN74LV4051ADR。

本发明的另一技术方案在于在上述基础之上，所述DSP和CPLD的两个GPIO管脚直连，并配置GPIO的信号方向为从DSP输出，进入CPLD。

本发明的另一技术方案在于在上述基础之上，所述CPLD的三个GPIO管脚与SN74LV4051ADR芯片的通道选择管脚相连。

本发明的另一技术方案在于在上述基础之上，所述DSP发送的两路脉冲信号为CP1和CP2，在脉冲信号CP1的一个周期内，脉冲信号CP2有8个以上的上升沿。

本发明的另一技术方案在于在上述基础之上，还提供了一种分时采样的多通道信号采样方法，包括以下步骤：

S1、DSP发送两路脉冲信号CP1和CP2给CPLD；

S2、CPLD在检测到CP1处于高电平，同时CP2有一个上升沿时，这个上升沿作为计数清零的边沿触发信号，CPLD计数器清零并开始计数；

S3、根据计数值，CPLD输出与计数相匹配的电平组合信号；

S4、根据CPLD输出的电平组合信号，选择对应通道的采样信号输出进入DSP的AD口完成采样。

本发明的另一技术方案在于在上述基础之上，在脉冲信号CP1的一个周期内，脉冲信号CP2有8个上升沿。

从以上技术方案可以看出，本发明所述的分时采样的多通道信号采样系统和方法，通过设计的采样通道选择电路，利用模拟多路复用器的原理实现多路模拟信号的连续采样，从而可以在单个通道实现多路信号采样，大大节省了多路信号采样电路的AD口资源，降低成本。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。

图1为本发明一种实施方式中分时采样的多通道信号采样系统的电路原理图；

图2为图1中所述分时采样的多通道信号采样系统中的控制通道选择的时序逻辑图；

图3为本发明一种实施方式中分时采样的多通道信号采样方法的流程图。

具体实施方式

下面结合附图对本发明进行详细描述，本部分的描述仅是示范性和解释性，不应对本发明的保护范围有任何的限制作用。此外，本领域技术人员根据本文件的描述，可以对本文件中实施例中以及不同实施例中的特征进行相应组合。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例，例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

本发明实施例如下，如图1所示，一种分时采样的多通道信号采样系统，分时采样的多通道信号采样系统，包括输入滤波电路、产生控制信号的CPLD和带AD口的DSP，其还包括采样通道选择电路，其中，所述输入滤波电路为RC低通滤波电路，用于对输入的多通道采样信号进行滤波；滤波后的多通道采样信号通过采样通道选择电路进行通道选择再单通道输出；产生控制信号的CPLD，接收DSP发送的两路脉冲信号，输出选通信号，选通信号用于实现具体哪一路采样信号输出；带AD口的DSP，被选择输出的采样信号进入DSP的AD口中进行处理。

在上述实施例的基础上，本发明另一实施例中，所述采样通道选择电路包括8通道模拟多路复用器，经过滤波后的多通道采样信号与所述8通道模拟多路复用器的输入脚相连。

在上述实施例的基础上，本发明另一实施例中，所述8通道模拟多路复用器型号为SN74LV4051ADR。

在上述实施例的基础上，本发明另一实施例中，所述DSP和CPLD的两个GPIO管脚直连，并配置GPIO的信号方向为从DSP输出，进入CPLD。

在上述实施例的基础上，本发明另一实施例中，所述CPLD的三个GPIO管脚与SN74LV4051ADR芯片的通道选择管脚相连。

在上述实施例的基础上，本发明另一实施例中，如图2所示，所述DSP发送的两路脉冲信号为CP1和CP2，在脉冲信号CP1的一个周期内，脉冲信号CP2有8个上升沿。

在上述实施例的基础上，本发明另一实施例中，如图3所示，还提供了一种分时采样的多通道信号采样方法，包括以下步骤：

S1、DSP发送两路脉冲信号CP1和CP2给CPLD；

S2、CPLD在检测到CP1处于高电平，同时CP2有一个上升沿时，这个上升沿作为计数清零的边沿触发信号，CPLD计数器清零并开始计数；

S3、根据计数值，CPLD输出与计数相匹配的电平组合信号；

S4、根据CPLD输出的电平组合信号，选择对应通道的采样信号输出进入DSP的AD口完成采样。

在上述实施例的基础上，本发明另一实施例中，在脉冲信号CP1的一个周期内，脉冲信号CP2有8个上升沿。

具体地，采样信号TEMP1～TEMP7从接插件P1进入电路，经过前级RC低通滤波电路后，进入U1(SN74LV4051ADR)芯片的信号输入脚IN0-IN6，此时U3(CPLD)给U1的9、10、11脚三个不同的组合电平可以对应输出相应通道的输入信号。U1的6脚INH是芯片独立开关控制引脚，具有独立开启和关闭芯片的功能，INH为高电平时，芯片输出被关闭；INH为低电平时，芯片输出打开，可以正常输出信号。在这里我们把INH引脚直接接地，为的是让芯片处于一直打开的工作状态。U1的9、10、11脚的电平组合决定了输出的是哪一路输入信号。ABC组合A为高位，C为最低位，那么ABC组合有000、001、010、011、100、101、110、111，对应的就是通道0、1、2、3、4、5、6、7。当ABC引脚输入了一组电平时，对应被选择通道的采样信号就会从U1的3脚输出。例如在某个时刻给ABC三个脚全置低电平，那么通道0的输入信号被选中，可以从3脚输出。所以我们可以通过给ABC分配不同的电平来决定输出哪路信号，如果我们需要对这些信号实时采样(从通道0～7不间断循环输出)，那么只需要在一定时间内将ABC的电平从000～111进行循环分配，这样通道0到7的信号会不停的从引脚3依次输出。U2(DSP)和U3设置有两个GPIO直联，CP1为触发帧脉冲、CP2为计数脉冲，CP1和CP2两组脉冲是从U2发送到U3。脉冲信号具体形式如图2所示，其中，CP2的脉冲数量跟所需要采样的通道个数有关，本例中采样8个通道，因此发送8个脉冲，U3在检测到计数脉冲CP2上升沿的同时，如果帧脉冲CP1为高电平，那么U3内部计数器清零并开始计数。当计数为1时，选择第一个通道采样信号输出。当系统判断出选择了第一个通道输出时，控制U3的56、57、58三个引脚输出所需要的电平000，此时U3的3脚输出的信号为第一通道的采样信号。通过以上方法，TEMP0～TEMP7总共8路TEMP信号最后依次进入处理器的一个AD口进行处理。其中，SN74LV4051ADR为8通道模拟多路复用器，芯片技术资料和管脚说明为已知技术，在此不再赘述。CPLD(ComplexProgrammable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，属于大规模集成电路范围。DSP为数字信号处理器，可以选用现有的型号，在此不再详细介绍。

从以上技术方案可以看出，本发明所述的分时采样的多通道信号采样系统和方法，通过设计的采样通道选择电路，利用模拟多路复用器的原理实现多路模拟信号的连续采样，从而可以在单个通道实现多路信号采样，大大节省了多路信号采样电路的AD口资源，降低成本。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (8)

1.一种分时采样的多通道信号采样系统，包括输入滤波电路、产生控制信号的CPLD和带AD口的DSP，其特征在于，还包括采样通道选择电路，其中，

所述输入滤波电路为RC低通滤波电路，用于对输入的多通道采样信号进行滤波；

滤波后的多通道采样信号通过采样通道选择电路进行通道选择再单通道输出；

产生控制信号的CPLD，接收DSP发送的两路脉冲信号，输出选通信号，选通信号用于实现具体哪一路采样信号输出；

带AD口的DSP，被选择输出的采样信号进入DSP的AD口中进行处理。

2.根据权利要求1所述的分时采样的多通道信号采样系统，其特征在于，所述采样通道选择电路包括8通道模拟多路复用器，经过滤波后的多通道采样信号与所述8通道模拟多路复用器的输入脚相连。

3.根据权利要求2所述的分时采样的多通道信号采样系统，其特征在于，所述8通道模拟多路复用器型号为SN74LV4051ADR。

4.根据权利要求3所述的分时采样的多通道信号采样系统，其特征在于，所述DSP和CPLD的两个GPIO管脚直连，并配置GPIO的信号方向为从DSP输出，进入CPLD。

5.根据权利要求4所述的分时采样的多通道信号采样系统，其特征在于，所述CPLD的三个GPIO管脚与SN74LV4051ADR芯片的通道选择管脚相连。

6.根据权利要求1至5中任一项所述的分时采样的多通道信号采样系统，其特征在于，所述DSP发送的两路脉冲信号为CP1和CP2，在脉冲信号CP1的一个周期内，脉冲信号CP2有8个上升沿。

7.一种分时采样的多通道信号采样方法，其特征在于，包括以下步骤：

S1、DSP发送两路脉冲信号CP1和CP2给CPLD；

S2、CPLD在检测到CP1处于高电平，同时CP2有一个上升沿时，这个上升沿作为计数清零的边沿触发信号，CPLD计数器清零并开始计数；

S3、根据计数值，CPLD输出与计数相匹配的电平组合信号；

S4、根据CPLD输出的电平组合信号，选择对应通道的采样信号输出进入DSP的AD口完成采样。

8.根据权利要求7所述的分时采样的多通道信号采样方法，其特征在于，在脉冲信号CP1的一个周期内，脉冲信号CP2有8个上升沿。