CN106877880A - 数据处理方法及译码器 - Google Patents

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Abstract

本发明提供一种数据处理方法及译码器,用以解决现有译码技术在并行进行V2C操作和C2V操作时可能出现寻址冲突的技术问题。该方法包括:确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点;根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,其中,在并行执行所述第一更新操作和所述第二更新操作的过程中,所述第一更新操作中对于所述目标变量节点的写操作在所述第二更新操作中对于所述目标变量节点的读操作之前执行。

Description

数据处理方法及译码器
技术领域
本发明涉及数据处理领域,具体地,涉及一种数据处理方法及译码器。
背景技术
目前,QC-LDPC(Quasi-Cyclic Low Density Parity Check Code,准循环低密度奇偶校验码)译码的主流是分层译码,该算法能够在资源占用和吞吐速率上求得较好的折衷。由于上一层的迭代输出消息会马上用作下一层的输入,其收敛的速度优于传统的并行迭代译码算法。
其中,QC-LDPC分层译码包括针对每一层进行的V2C(变量节点至校验节点)操作和C2V(校验节点至变量节点)的操作。具体地,V2C操作是指遍历层内的变量节点消息,据此得到更新的校验节点消息,C2V操作是指根据校验节点消息回头更新变量节点消息。现有技术为了进一步提高译码速率,提出了将相邻两层中上一层的C2V操作与下一层的V2C操作并行执行的技术方案,有效的提高了译码速率。
但是,为了保证译码正确进行,层与层之间要求下一层的初始变量节点消息需要使用最新的变量节点消息,而将上一层的C2V操作与下一层的V2C操作并行执行可能会导致寻址冲突。例如,针对同一操作地址,上一层的C2V操作向该操作地址写入数据,下一层的V2C操作需要从该操作地址读取数据,在并行执行时,可能导致针对该操作地址下一层的V2C操作先于上一层的C2V操作,导致下一层使用的初始变量节点消息并非最新的变量节点消息,进而导致译码出错。
发明内容
本发明的主要目的是提供一种数据处理方法及译码器,用以解决现有译码技术在并行进行V2C操作和C2V操作时可能出现寻址冲突的技术问题。
为了实现上述目的,本发明第一方面提供一种数据处理方法,包括:
确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点,其中,所述第二行是所述第一行的下一行,校验节点是指所述校验矩阵中的元素,变量节点是指操作地址;
根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,其中,在并行执行所述第一更新操作和所述第二更新操作的过程中,所述第一更新操作中对于所述目标变量节点的写操作在所述第二更新操作中对于所述目标变量节点的读操作之前执行。
可选地,所述根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,包括:
读取所述第一变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第一行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第一变量节点集合中的各变量节点,其中,所述第一更新操作中对于所述目标变量节点的写操作是指将所述更新后的变量节点信息写入所述目标变量节点的操作。
可选地,所述根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,包括:
读取所述第二变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第二行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第二变量节点集合中的各变量节点,其中,所述第二更新操作中对于所述目标变量节点的读操作是指读取所述目标变量节点的信息的操作。
可选地,所述方法还包括:
调整所述目标变量节点在所述第一变量节点集合中的第一操作时序,和/或,调整所述目标变量节点在所述第二变量节点集合中的第二操作时序,使得所述第一操作时序先于所述第二操作时序。
可选地,所述根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,包括:
基于所述第一操作时序利用所述第一行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作,并行基于所述第二操作时序利用所述第二行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作。
本发明第二方面提供一种译码器,所述译码器以层为单位对接收到的编码信号进行迭代译码,每一层对应准循环低密度奇偶校验码QC-LDPC码基校验矩阵中的一行,所述译码器包括:控制装置,存储器和运算装置;
所述存储器包括第一存储器组和第二存储器组,所述第一存储器组用于存储在迭代过程中不断更新的变量节点的信息,所述第二存储器组用于存储校验节点传送给变量节点的信息;
所述控制装置用于,确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点,其中,所述第二行是所述第一行的下一行,校验节点是指所述校验矩阵中的元素,变量节点是指操作地址;
所述运算装置用于,根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,其中,在并行执行所述第一更新操作和所述第二更新操作的过程中,所述第一更新操作中对于所述目标变量节点的写操作在所述第二更新操作中对于所述目标变量节点的读操作之前执行。
可选地,所述运算装置用于:
读取所述第一变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第一行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第一变量节点集合中的各变量节点,其中,所述第一更新操作中对于所述目标变量节点的写操作是指将所述更新后的变量节点信息写入所述目标变量节点的操作。
可选地,所述运算装置还用于:
读取所述第二变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第二行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第二变量节点集合中的各变量节点,其中,所述第二更新操作中对于所述目标变量节点的读操作是指读取所述目标变量节点的信息的操作。
可选地,所述控制装置还用于:
调整所述目标变量节点在所述第一变量节点集合中的第一操作时序,和/或,调整所述目标变量节点在所述第二变量节点集合中的第二操作时序,使得所述第一操作时序先于所述第二操作时序。
可选地,所述运算装置用于:
基于所述第一操作时序利用所述第一行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作,并行基于所述第二操作时序利用所述第二行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作。
采用上述技术方案至少可以达到如下技术效果:在分层译码之前,确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点。这样,在并行根据第一层的校验节点和第二层的校验节点对变量节点进行更新操作时,可以使所述第一层针对所述目标变量节点的写操作在所述第二层针对所述目标变量节点的读操作之前执行,避免了寻址冲突,进而使得基于所述第二层译码时读取到的变量节点信息为最新的变量节点信息,保证了译码正确进行。
本发明的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明的进一步理解,并且构成说明书的一部分,与下面的具体实施方式一起用于解释本发明,但并不构成对本发明的限制。在附图中:
图1为表1所示校验矩阵的第一行和第二行在现有技术中的分层译码的示意图;
图2为本发明实施例提供的一种数据处理方法的流程示意图;
图3为图2所示的数据处理方法对表1所示校验矩阵的第一行和第二行进行译码的示意图;
图4a为本发明实施例提供的一种调整目标变量节点的操作时序的示意图;
图4b为如图4a所示的调整目标变量节点的操作时序后进行译码的示意图;
图5为本发明实施例提供的一种译码器的结构示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是,此处所描述的具体实施方式仅用于说明和解释本发明,并不用于限制本发明。
为了便于本领域技术人员更容易理解本发明实施例提供的技术方案,下面对现有相关技术进行简单说明。
下表1是QC-LDPC码校验矩阵相邻的三行,其中,留空的位置对应全0子矩阵,非负整数对应单位子阵的循环移位。校验矩阵每一行中的非负整数为该行的校验节点,与每一个校验节点同一列的偏移地址表示该校验节点对应的变量节点,译码器分层译码即是指利用校验矩阵中的每一行依次对变量节点进行更新的操作。
表1
下面基于图1说明现有技术中译码器的数据处理方法,如图1所示,针对校验矩阵的第一列(即第一层),变量节点0对应校验节点102、变量节点2对应校验节点0、变量节点7对应校验节点54、变量节点10对应校验节点0,变量节点12对应校验节点65。因此,根据第一行的校验节点对变量节点进行更新的操作包括:依次从变量节点0、2、7、10、12读取变量节点信息,图1中所示的RD:L1 10VN表示针对第一行L1读取(RD)变量节点(VN)10的信息。读取到变量节点信息后,根据变量节点信息得到更新后的校验节点信息,如图1所示的GET:L1CN_NEW,该过程称为变量节点至校验节点V2C。进一步地,在得到更新后的校验节点信息后,依次对变量节点进行更新,即C2V,图1中所示的WR:L1 0VN_NEW表示针对第一行L1在变量节点0写入更新后的变量节点信息VN_NEW。
图1中所示的第二行V2C和第二行C2V表示根据第二行的校验节点对变量节点进行更新的操作,如图中的箭头代表的执行顺序可知,现有技术是在第一行的C2V操作执行完毕后,才开始执行第二行的V2C操作,以此保证第二行V2C读取到的变量节点信息是第一行C2V已经更新后的变量节点信息。
本发明实施例提供一种数据处理方法,如图2所示,该方法包括:
S201、确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点。
其中,所述第二行是所述第一行的下一行,校验节点是指所述校验矩阵中的元素,变量节点是指操作地址。
值得说明的是,该方法的执行主体可以是译码器,该译码器以层为单位对接收到的编码信号进行迭代译码,每一层对应校验矩阵中的一行,其中,该校验矩阵可以是QC-LDPC码校验矩阵,还可以是其他可以分层译码的校验矩阵。
S202、根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,其中,在并行执行所述第一更新操作和所述第二更新操作的过程中,所述第一更新操作中对于所述目标变量节点的写操作在所述第二更新操作中对于所述目标变量节点的读操作之前执行。
也就是说,本发明实施例提供的数据处理方法在分层译码之前,确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点。这样,在并行根据第一层的校验节点和第二层的校验节点对变量节点进行更新操作时,可以使所述第一层针对所述目标变量节点的写操作在所述第二层针对所述目标变量节点的读操作之前执行,避免了寻址冲突,进而使得基于所述第二层译码时读取到的变量节点信息为最新的变量节点信息,保证了译码正确进行。
为了使本领域技术人员更加理解本发明实施例提供的技术方案,下面对上述方法步骤进行详细说明。
具体地,步骤S201中所述根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作具体可以包括:读取所述第一变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第一行的校验节点计算得到更新后的校验节点信息;根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第一变量节点集合中的各变量节点,其中,所述第一更新操作中对于所述目标变量节点的写操作是指将所述更新后的变量节点信息写入所述目标变量节点的操作。
仍然以表1进行举例说明,第一行的第一变量节点集合包括变量节点0、变量节点2、变量节点7、变量节点10和变量节点12,第二行的第二变量节点集合包括变量节点0、变量节点3、变量节点5、变量节点10和变量节点71。其中,第一行和第二行均会对其进行操作的变量节点为变量节点0和变量节点10,也就是说变量节点0和变量节点10为目标变量节点。这样,所述第一更新操作中对于所述目标变量节点的写操作即为图1中所示的WR:L1 0VN_NEW以及WR:L1 10VN_NEW。
同理,步骤S201中所述根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作可以包括:读取所述第二变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第二行的校验节点计算得到更新后的校验节点信息;根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第二变量节点集合中的各变量节点,其中,所述第二更新操作中对于所述目标变量节点的读操作是指读取所述目标变量节点的信息的操作。
仍然以表1进行举例说明,所述第二更新操作中对于所述目标变量节点的读操作是指图1中所示的RD:L2 0VN以及RD:L2 10VN。
这样,在并行过程中,所述第一更新操作中对于所述目标变量节点的写操作在所述第二更新操作中对于所述目标变量节点的读操作之前执行即可以为图3所示的执行顺序,如图中箭头所示的执行顺序所示,第一行的C2V与第二行的V2C部分并行执行,并且,针对目标变量节点,WR:L1 0VN_NEW在RD:L2 0VN之前执行,WR:L1 10VN_NEW在RD:L2 10VN之前执行。从而保证了第二行的V2C读取到的初始变量节点信息是第一行C2V写入的更新后的变量节点信息。
值得说明的是,图3所示的执行顺序中,目标变量节点在第一变量节点集合中的执行顺序没有发生变化,即针对第一变量节点集合,第一行的V2C仍然是依次对变量节点0、变量节点2、变量节点7、变量节点10、变量节点12进行写入。并且,目标变量节点在第二变量节点集合中的执行顺序也未发生变化。
本领域技术人员应该知悉,做V2C运算时从存储器读取变量节点的先后顺序发生改变不会改变结果;做C2V运算时,更新后的变量节点写回存储器的先后顺序发生改变同样不会改变结果。因此,在本发明实施例的一种可能的实现方式中,在分层译码之前,调整所述目标变量节点在所述第一变量节点集合中的第一操作时序,和/或,调整所述目标变量节点在所述第二变量节点集合中的第二操作时序,使得所述第一操作时序先于所述第二操作时序。这样,上述步骤S202具体包括:基于所述第一操作时序利用所述第一行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作,并行基于所述第二操作时序利用所述第二行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作。
示例地,仍以表1进行举例说明,图4a示出了第一行对目标变量节点的C2V在第一变量节点集合中的时序调整,以及第二行对目标变量节点的V2C在第二变量节点集合中的时序调整。图4b示出了时序调整后,第一行C2V和第二行V2C的并行执行顺序。具体地,如图4a所示,对变量节点0和变量节点10在第一变量节点集合中的操作时序进行了调整,使得对变量节点0和变量节点10的V2C尽量早执行,对变量节点0和变量节点10在第二变量节点集合中的操作时序进行了调整,使得对变量节点0和变量节点10的V2C尽量晚执行。从而可达到如图4b所示的执行效果,规避寻址冲突,提高译码效率。
上述只是举例说明,在具体实施时,根据实际情况,可能只需目标变量节点在第一变量节点集合中的操作时序调整,或者只需对目标变量节点在第二变量节点集合中的操作时序调整,就能使得在并行执行相邻两行中上一行的C2V和下一行的V2C时,上一行针对目标变量节点的C2V在下一行针对该目标变量节点的V2C之前执行。
并且,由于针对校验矩阵的同一行,变量节点的V2C顺序与校验节点C2V顺序互不影响,因此,对于检验矩阵处于中间位置的任一行,可以分别调整该行V2C与其上一行C2V的操作时序,以及该行C2V与其下一行V2C的操作时序。这样,在校验矩阵具备多行的情况下,可以在开始进行分层译码之前,预先对所有行的V2C和C2V的操作时序进行调整,使得任意相邻两行中,上一行针对目标变量节点的C2V在下一行针对该目标变量节点的V2C之前执行。从而解决了层与层之间并行译码可能出现寻址冲突的问题,提高了译码的可靠性。
本发明实施例还提供一种译码器50,所述译码器50用于实施上述方法实施例提供的数据处理方法,以层为单位对接收到的编码信号进行迭代译码,每一层对应准循环低密度奇偶校验码QC-LDPC码基校验矩阵中的一行,如图5所示,所述译码器50包括:存储器501,控制装置502和运算装置503;
所述存储器501包括第一存储器组5011和第二存储器组5012,所述第一存储器组5011用于存储在迭代过程中不断更新的变量节点的信息,所述第二存储器组5012用于存储校验节点传送给变量节点的信息;
所述控制装置502用于,确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点,其中,所述第二行是所述第一行的下一行,校验节点是指所述校验矩阵中的元素,变量节点是指操作地址;
所述运算装置503用于,根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,其中,在并行执行所述第一更新操作和所述第二更新操作的过程中,所述第一更新操作中对于所述目标变量节点的写操作在所述第二更新操作中对于所述目标变量节点的读操作之前执行。
具体地,所述运算装置503用于:读取所述第一变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第一行的校验节点计算得到更新后的校验节点信息;根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第一变量节点集合中的各变量节点,其中,所述第一更新操作中对于所述目标变量节点的写操作是指将所述更新后的变量节点信息写入所述目标变量节点的操作。
具体地,所述运算装置503还用于:读取所述第二变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第二行的校验节点计算得到更新后的校验节点信息;根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第二变量节点集合中的各变量节点,其中,所述第二更新操作中对于所述目标变量节点的读操作是指读取所述目标变量节点的信息的操作。
可选地,所述控制装置502还用于:调整所述目标变量节点在所述第一变量节点集合中的第一操作时序,和/或,调整所述目标变量节点在所述第二变量节点集合中的第二操作时序,使得所述第一操作时序先于所述第二操作时序。
进一步地,所述运算装置503用于:基于所述第一操作时序利用所述第一行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作,并行基于所述第二操作时序利用所述第二行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作。
也就是说,采用上述译码器,该译码器的控制装置控制整个译码过程,包括先验信息的输入控制,针对目标变量节点的操作时序的控制,迭代是否继续的控制,以及迭代结束后的输出控制。所述第一存储器组用于存储在迭代过程中不断更新的变量节点的信息,所述第二存储器组用于存储校验节点传送给变量节点的信息。运算装置用于针对校验矩阵的行,计算变量节点和校验节点之间的信息传递并更新变量节点,完成对编码信号的译码。该译码器能够在避免寻址冲突的前提下,并行执行相邻两层的译码,提高译码效率。
所属本领域的技术人员应该清楚地了解到,为描述的方便和简洁,上述描述的各装置的具体工作过程,可以参考前述方法实施例中对应的过程,此处不再赘述。
本领域内的技术人员应明白,本发明的实施例可提供为方法、系统、或计算机程序产品。因此,本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且,本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器,使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中,使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品,该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上,使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理,从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
具体来讲,本申请实施例中的信息处理方法对应的计算机程序指令可以被存储在光盘,硬盘,U盘等存储介质上,当存储介质中的与操作引导方法对应的计算机程序指令被一电子设备读取或被执行时,包括如下步骤:
确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点,其中,所述第二行是所述第一行的下一行,校验节点是指所述校验矩阵中的元素,变量节点是指操作地址;
根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,其中,在并行执行所述第一更新操作和所述第二更新操作的过程中,所述第一更新操作中对于所述目标变量节点的写操作在所述第二更新操作中对于所述目标变量节点的读操作之前执行。
可选地,所述根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,包括:
读取所述第一变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第一行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第一变量节点集合中的各变量节点,其中,所述第一更新操作中对于所述目标变量节点的写操作是指将所述更新后的变量节点信息写入所述目标变量节点的操作。
可选地,所述根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,包括:
读取所述第二变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第二行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第二变量节点集合中的各变量节点,其中,所述第二更新操作中对于所述目标变量节点的读操作是指读取所述目标变量节点的信息的操作。
可选地,所述方法还包括:
调整所述目标变量节点在所述第一变量节点集合中的第一操作时序,和/或,调整所述目标变量节点在所述第二变量节点集合中的第二操作时序,使得所述第一操作时序先于所述第二操作时序。
可选地,所述根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,包括:
基于所述第一操作时序利用所述第一行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作,并行基于所述第二操作时序利用所述第二行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作。
尽管已描述了本发明的优选实施例,但本领域内的普通技术人员一旦得知了基本创造性概念,则可对这些实施例作出另外的变更和修改。所以,所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本申请的精神和范围。这样,倘若本发明的这些修改和变型属于本申请权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种数据处理方法,其特征在于,包括:
确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点,其中,所述第二行是所述第一行的下一行,校验节点是指所述校验矩阵中的元素,变量节点是指操作地址;
根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,其中,在并行执行所述第一更新操作和所述第二更新操作的过程中,所述第一更新操作中对于所述目标变量节点的写操作在所述第二更新操作中对于所述目标变量节点的读操作之前执行。
2.根据权利要求1所述的方法,其特征在于,所述根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,包括:
读取所述第一变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第一行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第一变量节点集合中的各变量节点,其中,所述第一更新操作中对于所述目标变量节点的写操作是指将所述更新后的变量节点信息写入所述目标变量节点的操作。
3.根据权利要求2所述的方法,其特征在于,所述根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,包括:
读取所述第二变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第二行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第二变量节点集合中的各变量节点,其中,所述第二更新操作中对于所述目标变量节点的读操作是指读取所述目标变量节点的信息的操作。
4.根据权利要求1至3任一项所述的方法,其特征在于,所述方法还包括:
调整所述目标变量节点在所述第一变量节点集合中的第一操作时序,和/或,调整所述目标变量节点在所述第二变量节点集合中的第二操作时序,使得所述第一操作时序先于所述第二操作时序。
5.根据权利要求4所述的方法,其特征在于,所述根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,包括:
基于所述第一操作时序利用所述第一行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作,并行基于所述第二操作时序利用所述第二行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作。
6.一种译码器,其特征在于,所述译码器以层为单位对接收到的编码信号进行迭代译码,每一层对应准循环低密度奇偶校验码QC-LDPC码基校验矩阵中的一行,所述译码器包括:控制装置,存储器和运算装置;
所述存储器包括第一存储器组和第二存储器组,所述第一存储器组用于存储在迭代过程中不断更新的变量节点的信息,所述第二存储器组用于存储校验节点传送给变量节点的信息;
所述控制装置用于,确定校验矩阵中第一行的校验节点对应的第一变量节点集合与第二行的校验节点对应的第二变量节点集合中相同的目标变量节点,其中,所述第二行是所述第一行的下一行,校验节点是指所述校验矩阵中的元素,变量节点是指操作地址;
所述运算装置用于,根据所述第一行的校验节点对所述第一变量节点集合中的变量节点进行第一更新操作,并行根据所述第二行的校验节点对所述第二变量节点集合中的变量节点进行第二更新操作,其中,在并行执行所述第一更新操作和所述第二更新操作的过程中,所述第一更新操作中对于所述目标变量节点的写操作在所述第二更新操作中对于所述目标变量节点的读操作之前执行。
7.根据权利要求6所述的译码器,其特征在于,所述运算装置用于:
读取所述第一变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第一行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第一变量节点集合中的各变量节点,其中,所述第一更新操作中对于所述目标变量节点的写操作是指将所述更新后的变量节点信息写入所述目标变量节点的操作。
8.根据权利要求7所述的译码器,其特征在于,所述运算装置还用于:
读取所述第二变量节点集合中各变量节点的变量节点信息,根据所述变量节点信息以及所述第二行的校验节点计算得到更新后的校验节点信息;
根据所述更新后的校验节点信息计算得到更新后的变量节点信息,并将所述更新后的变量节点信息写入所述第二变量节点集合中的各变量节点,其中,所述第二更新操作中对于所述目标变量节点的读操作是指读取所述目标变量节点的信息的操作。
9.根据权利要求6至8任一项所述的译码器,其特征在于,所述控制装置还用于:
调整所述目标变量节点在所述第一变量节点集合中的第一操作时序,和/或,调整所述目标变量节点在所述第二变量节点集合中的第二操作时序,使得所述第一操作时序先于所述第二操作时序。
10.根据权利要求9所述的译码器,其特征在于,所述运算装置用于:
基于所述第一操作时序利用所述第一行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作,并行基于所述第二操作时序利用所述第二行中对应所述目标变量节点的校验节点对所述目标变量节点进行更新操作。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110324047A (zh) * 2018-03-31 2019-10-11 深圳忆联信息系统有限公司 数据处理方法及译码器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1996764A (zh) * 2007-01-10 2007-07-11 北京航空航天大学 基于奇偶校验矩阵的ldpc码的译码方法及译码器
CN101188426A (zh) * 2007-12-05 2008-05-28 深圳国微技术有限公司 用于对准循环结构的ldpc码进行并行处理的译码器及方法
CN101615913A (zh) * 2009-07-17 2009-12-30 清华大学 Ldpc码的快速收敛译码算法
CN103384153A (zh) * 2013-07-03 2013-11-06 清华大学 准循环ldpc码译码方法及系统
CN105991141A (zh) * 2015-02-15 2016-10-05 上海高清数字科技产业有限公司 Ldpc译码方法
KR20160116980A (ko) * 2015-03-31 2016-10-10 한국전자통신연구원 Ldpc 복호기의 vss 알고리즘을 위한 h 행렬의 스케줄링 장치 및 그 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1996764A (zh) * 2007-01-10 2007-07-11 北京航空航天大学 基于奇偶校验矩阵的ldpc码的译码方法及译码器
CN101188426A (zh) * 2007-12-05 2008-05-28 深圳国微技术有限公司 用于对准循环结构的ldpc码进行并行处理的译码器及方法
CN101615913A (zh) * 2009-07-17 2009-12-30 清华大学 Ldpc码的快速收敛译码算法
CN103384153A (zh) * 2013-07-03 2013-11-06 清华大学 准循环ldpc码译码方法及系统
CN105991141A (zh) * 2015-02-15 2016-10-05 上海高清数字科技产业有限公司 Ldpc译码方法
KR20160116980A (ko) * 2015-03-31 2016-10-10 한국전자통신연구원 Ldpc 복호기의 vss 알고리즘을 위한 h 행렬의 스케줄링 장치 및 그 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110324047A (zh) * 2018-03-31 2019-10-11 深圳忆联信息系统有限公司 数据处理方法及译码器

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