CN106851076A - 基于地址译码的压缩感知视频图像采集电路 - Google Patents

Abstract

本发明公开了的基于地址译码的压缩感知视频图像采集电路，包括传感器模块、模拟选通器和ADC单元；及矩阵参数配置、地址译码器、时序控制器、存储RAM和加法器；传感器模块将采集的数据信号输入到模拟选通器中，地址译码器将片选控制信号输入到模拟选通器，模拟选通器在片选控制信号的作用下将采集的数据信号送入ADC单元，加法器接收从ADC单元输入的数据信号；存储RAM在时序控制器的作用将片选控制信号作为地址信号输入到地址译码器中；本发明提供的电路利用高度稀疏性采样矩阵进行压缩感知采集，突破了传统压缩感知在随机采样矩阵RAM大以及冗余ADC数量多的问题，可大大减少RAM的大小以及ADC的数量；具有高度可配置性。

Description

基于地址译码的压缩感知视频图像采集电路

技术领域

本发明涉及图像处理技术领域，特别是一种基于地址译码的压缩感知视频图像采集电路结构。

背景技术

压缩感知自2006年提出以来，在理论创新方面有着越来越多的发展和新发现，目前基于压缩感知理论的研究很多集中在理论创新和算法改进方面，比如基于组波变换压缩感知的图像处理方法；相比于传统信号的采集，压缩感知采样突破了传统奈奎斯特采样频率必须2倍于数据频率的带宽要求，在低速频率下即可进行数据的采样，而且在数据采样的同时就可以完成数据的压缩，降低了系统对于采样频率的要求，并省去采样后再进行压缩所造成的系统开销。再在重构端用适当的重构算法恢复出原始信息。真正实现了从信号的采样到信息的采样过渡，目前压缩感知在各个领域都有所研究与应用，国内的主要研究成果包括在高光谱方面；在光图像处理领域；压缩感知恢复算法创新等等。

传统基于压缩感知理论的图像采集系统通常由三个部分组成传感器阵列，ADC整列，数据压缩模块。然而传统压缩感知图像采集系统常常需要集成同原始信号X相同维度数量的ADC以及用于存储整个采样矩阵的存储单元RAM，这对于资源有限的嵌入式系统而言无疑是一项挑战，而过多冗余资源的消耗又没有必要的，故如何通过某种方法来减少压缩感知前端采集系统的复杂程度，提高采集系统的资源利用率，裁剪过多的冗余资源具有十分重要的意义。

因此，需要一种基于地址译码的压缩感知视频图像采集电路结构。

发明内容

本发明的目的是提出一种基于地址译码的压缩感知视频图像采集电路结构。

本发明的目的是通过以下技术方案来实现的：

本发明提供的基于地址译码的压缩感知视频图像采集电路，包括模拟模块和数字模块；所述模拟模块包括传感器模块、模拟选通器和ADC单元；所述数字模块包括矩阵参数配置、地址译码器、时序控制器、存储RAM和加法器；

所述传感器模块将采集的数据信号输入到模拟选通器中，所述地址译码器将片选控制信号输入到模拟选通器，所述模拟选通器在片选控制信号的作用下将采集的数据信号送入ADC单元，所述加法器在时序控制器的作用下接收从ADC单元输入的数据信号；

所述存储RAM在时序控制器的作用将片选控制信号作为地址信号输入到地址译码器中；

所述矩阵参数配置与存储RAM连接，用于配置系统的采样矩阵参数，这里，系统所需要的矩阵参数通过离线计算得到，为了在重构端能更高概率的重构压缩后的信号，该采样矩阵与小波基矩阵进行相关性验证，满足一定自相关性之后，才对存储RAM进行参数配置。

进一步，所述片选控制信号按照以下方式获取：

获取压缩感知采样原始信号X；

将原始信号X与采样矩阵Φ相乘得到稀疏化采样矩阵Φ；

将疏化采样矩阵Φ中的非零项对应的地址输入到存储RAM中。

进一步，所述时序控制器用于控制所述加法器、ADC单元以及地址译码器的时钟保持相同状态。

进一步，所述加法器对通过数据位判断后出来数据进行累加。

进一步，所述模拟选通器包括一个PMOS管和一个NMOS管；所述PMOS管和NMOS管并联；

所使用的模拟选通器为mos开关，这里所述PMOS管栅极与NMOS管栅极连接到片选信号、PMOS漏极连接NMOS漏极与传感器输出的信号连接、PMOS源极连接NMOS源极与ADC输入端口连接，形成传输门结构。

进一步，所述ADC单元为模数转换电路。

由于采用了上述技术方案，本发明具有如下的优点：

本发明提供的基于地址译码的压缩感知视频图像采集电路结构，使用的资源更少；利用高度稀疏性采样矩阵进行压缩感知采集，突破了传统压缩感知在随机采样矩阵RAM大以及冗余ADC数量多(必须是N个)的问题，可大大减少RAM的大小以及ADC的数量(采样矩阵稀疏度)；具有高度可配置性；可针对维度在256维以内任意维度的压缩，并且可配置压缩率M/N为任意大小(0<＝rate<＝1)，可以任意配置输入维度N，可以任意配置采样矩阵稀疏度P；具有较强的实时性：以100M时钟为例，每秒钟可实现压缩152帧256*256像素大小视频流数据。

本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。

附图说明

本发明的附图说明如下。

图1为本发明的信号的稀疏表示。

图2为本发明的信号的压缩。

图3为本发明的稀疏二值化采样矩阵与浮点数采样矩阵采样对比。

图4为本发明的基于稀疏二值化采样矩阵系统工作流程图。

图5为本发明的基于稀疏性采样矩阵的压缩感知嵌入式系统框图。

图6为本发明的稀疏采样压缩模块图示。

图7为本发明的并行加法器模块。

图8为本发明的RAM-地址译码控制模块图示。

图9为本发明的模拟选通器。

图10a是M/N为0.1的效果图。

图10b是M/N为0.2的效果图。

图10c是M/N为0.3的效果图。

图10d是M/N为0.4的效果图。

图10e是M/N为0.5的效果图。

图10f是M/N为0.6的效果图。

图10g是M/N为0.7的效果图。

图10h是M/N为0.8的效果图。

图10i是M/N为0.9的效果图。

图10j是M/N为1的效果图。

具体实施方式

下面结合附图和实施例对本发明作进一步说明。

如图所示，本实施例提供的基于地址译码的压缩感知视频图像采集电路结构，基本原理是利用采样矩阵的压缩感知，由于压缩感知采样矩阵往往具有十分高的稀疏性，压缩感知采集过程原理及算法过程：

设原始未压缩N维信号X∈R^N，通常来说，该一维信号X存在一个特定的正交变换基{Ψ_j}_j＝1^N进行线性表示，该变换基也就是信号X的稀疏基，在该稀疏基下X信号可以用稀疏信号α表示，如图1所示，即信号X∈R^N可以用下列矩阵运算表示：X＝Ψα＝ΣΘ_jΨ_j；信号的测量指的是用N维的信号X投影到更低的纬度(通常为M维)，得到观测向量Y，及通过构造一个M×N维的采样矩阵A，有如下：Y＝AX；该过程可以由图2表示，由于用于观测的维度M远远小于原始信号的维度N，对于求解α的过程实际是可认为是求解欠定性方程组的问题。可得到无数多个解，若采样矩阵与稀疏矩阵满足限制等距性原理(RIP)，则可以保证方程有唯一求解。在重构端利用一系列求解方法如OMP算法将信号进行重构出来。在实际压缩感知过程中，由于某一信号的稀疏基通常是确定的，故为了满足RIP条件，通常通过设计采样矩阵Φ来实现。数学家Tao和DLDonoho等人证明，当采样矩阵Φ的RIP参数δ与信号X满足：

(1-δ)‖x‖₂ ²≤‖Φx‖₂ ²≤(1+δ)‖x‖₂ ²；

其中，x为K稀疏信号，若δ<1,则采样矩阵满足K阶RIP，其中有：

M≧cKlog(N/K)；

其中，M表示观测次数；C表示常数。

因此，这种方法保证采样矩阵Φ与稀疏基Ψ之间的不相关性。压缩感知采样理论的关键部分主要有两点：第一信号的稀疏性表示，第二稀疏基与采样矩阵之间满足RIP原理。保证通过该采样矩阵的K稀疏信号能被唯一的重构算法求解出来。由于某一个信号的稀疏基通常是可知的，例如图片的稀疏基可以是小波基、时域信号有傅里叶基等等。而采样矩阵通常可以是随机高斯矩阵、伯努利采样矩阵、局部傅里叶矩阵等等。

采样矩阵在压缩感知的整个处理过程中扮演着十分重要的角色，二值化后的采样矩阵在性能上相对于传统浮点型随机矩阵在某些方面不仅没有质量的下降，反而相对于某些重构算法具有十分高的质量提升，同时通过实验可知，如图3所示，而采样矩阵的二值化可以大大降低压缩感知前端采集系统的数据存储量以及系统复杂度，利于硬件实现，故研压缩感知采集系统的硬件实现具有特别的意义。

本实施例提供的基于地址译码的压缩感知视频图像采集电路结构；利用稀疏性二值化压缩感知生成采样矩阵，通过配置恢复矩阵的自相关性阈值参数Θ，生成所需要的二值化稀疏采样矩阵Φ；减少了传统压缩感知在采集系统中冗余ADC个数以及RAM大小的资源消耗量，而且该架构具有较高的实时性。

本实施例提供的基于地址译码的压缩感知视频图像采集电路结构如图5所示，包括模拟模块和数字模块；所述模拟模块包括传感器模块、模拟选通器和ADC单元；所述数字模块包括矩阵参数配置、地址译码器、时序控制器、存储RAM和加法器；

所述传感器模块，用于将光信号转换为模拟电信号；

所述模拟选通器；用于接收数字部分片选信号，并根据该片选信号控制模拟选通器的开关；

所述ADC单元；用于将模拟选通器出来的信号转换为数字信号，以便于后续做进一步的数据压缩；

所述矩阵参数配置；用于配置数字部分的RAM，由于RAM中存储着压缩矩阵的信息是可以高度可配置的，故通过矩阵参数进行配置；

所述地址译码器；用于将采样矩阵中对应非0位的地址信息转换为片选信号，控制模拟选通器部分的开关MOS；

所述时序控制器；用于控制整个系统的时序信息，由于采样过程中需要对同一个位置的像素进行多次采样，故该时序控制器主要用于时钟频率的控制；

所述存储RAM；用于存储采样矩阵中非“0”元素的地址信息，由于所设计采样矩阵具有高度的稀疏性，通过该方法可以大大减少RAM的大小；

所述加法器；用于将ADC出来的数据进行累加操作，生成最终的压缩后的信号；

所述传感器模块将采集的数据信号输入到模拟选通器中，所述地址译码器将片选控制信号输入到模拟选通器，所述模拟选通器在片选控制信号的作用下将采集的数据信号送入ADC单元，所述加法器在时序控制器的作用下接收从ADC单元输入的数据信号；所述存储RAM在时序控制器的作用将片选控制信号作为地址信号输入到地址译码器中；所述矩阵参数配置与存储RAM连接。

面向恢复矩阵各列线性独立的稀疏二值化测量矩阵的生成与分析，由于小波基在图像稀疏化过程中具有良好的表现，故这里Ψ取小波基为例生成稀疏二值化测量矩阵。由公式Y＝AX可知，这里恢复矩阵为A,有A＝ΦΨ,令A＝[a₁,a₂,a₃…a_N],这里a₁到a_N对应为A的列向量，令测量矩阵和稀疏基矩阵进行归一化处理，而这对A矩阵的则相关性不产生影响。对恢复矩阵中A的各列进行相关性分析，可以取恢复矩阵A的任意两列a_i1、a_i2,有：

a_i1*a_i2＝A^* _1,i1A_1,i2+A^* _2,i1A_2,i2+A^* _3,i1A_3,i2…+A^* _j,i1A_j,i2+…+A^* _M,i1A_M,i2；

＝∑∑∑Φ_j,k1Ψ^* _k1,j1Φ_j,k2Ψ_k2,i2；

其中，j,k₁,k₂∈[1,2,3..N],即只有当上式乘积结果为0或是十分趋近于0时，才能满足恢复矩阵A的各个列向量之间线性独立，故为了满足在重构端更高概率的重构出原始信号，设定A中任意两组列向量的矢量相乘必须小于一个非常小的阈值Θ(Θ->1)。

通过设置对应参数，包括原始信号维度N，观测后维度M，以及稀疏度P，产生稀疏化随机二值矩阵，然后将生成的随机的二值化稀疏矩阵，通过上式进行相关性测试，通过该阈值的随机稀疏化矩阵则认为被认为通过，否则软件将自行重新计算并生成数据。

系统工作流程具体如下：

首先，在离线端产生了稀疏(令稀疏度为P)随机二值化采样矩阵Φ，即该随机二值化采样矩阵在每一个行都具有P个的“1”，而这些“1”的数量是十分稀少的即(P<<N)；

然后所有非零数对应的地址信息将被记录下来并配置到RAM中，通过这样的方式，避免了存储整个采样矩阵，而只是存储采样矩阵中对应“1”的地址信息，从而大大降低了对RAM大小的要求。当系统开始工作时，传感器接受自然像素信息转化为模拟信号，模拟信号经过地址译码器所出来的片选信号控制的模拟选通信号判断后再送入ADC，这里模拟选通器通过地址译码器出来的片选信号作为判断位，只有对应地址位的选通器才会允许信号通过选通器进入ADC，否则不通过，从而实现矩阵的乘法。

ADC再将通过后的模拟信号转化为数字信号。

在数字模块，将对应的ADC出来的数据进行压缩生成数据Y，实现数据的压缩，整个系统工作流程如图4所示。系统各个模块解释如下：

整个实现系统可以分为数字模拟两个部分来说明，其中数字部分主要包括一个RAM-地址译码模块，时序控制模块以及加法器模块。

1.RAM-地址译码模块：如图8所示，该模块主要包括RAM模块、地址译码模块以及循环控制模块组成，在压缩感知采样过程中，需要将原始信号X(N维)乘以采样矩阵Φ(大小为M*N)。利用采样矩阵Φ的稀疏性，在离线端，生成稀疏化采样矩阵Φ，该采样矩阵对应每一行都具有相同的稀疏度P，且每一个非零项对应的位置呈随机分布，通过将非零项对应的地址存储起来存入RAM中，将比相对于存储整个采样矩阵使用小得多的RAM单元。如对应输入为N维的数据，利用所设计的新型的分块稀疏采样矩阵，令Φ中每一行稀疏度为P，则可以利用log₂(256/P)位做为地址，总共P个稀疏度，那么对于M/N的压缩率，则所需的RAM大小为P*log₂(256/P)*M，而使用传统的二值化压缩感知则需要RAM大小为M*N，由于P<<N，故RAM的大小将被极大的减少。另一方面，由于所采用的基于地址译码的方式将有效数据送入ADC中，故ADC对应数量被减少到P个，而且每一个ADC的利用率达到100％，相对于传统图片采集过程中必须使用N个ADC的数量而言，该架构所需要的冗余ADC数量被极大的减少。当地址译码器得到对应的地址RAM之后，将根据地址RAM中存储的地址信息产生对应位的片选，做为控制信号来实现数据的输入输出。

2.时序控制模块：时序控制模块包括，一个循环控制器用于控制RAM循环赋值过程中的时序控制，该循环的次数也即对应的观测后的维度大小M，通过循环控制模块，可以任意调节压缩感知的采样率(0≤rate≤1)，一个时序控制器，用于控制数据的输入输出流以及时钟的控制，在本系统中，加法器时钟、ADC时钟以及地址译码器时钟保持相同。

2.数据累加模块：如图7所示，数据累加模块主要对通过数据位判断后出来数据进行累加；对象为全并行输入数据，可以同时实现多达最高数据输入为P个维度以内的任意维度数据加法。在该模式下，每一个加法器后面都有寄存器做为流水线处理，故时序仅仅只需要满足一个加法器的延迟即可，数据的计算速度完全依赖于时钟频率，具有很高的实时性。

模拟模块部分主要分为三个部分，传感器电路、模拟选通器电路、模数转换器ADC电路。

1.模拟选通器电路，模拟选通器模块的主要功能是根据片选信号CS，控制模拟信号的通过与否，当CS为0的时候该选通信号关闭，当CS为1的时候，该选通信号打开。

由于该模块需要控制输入输出数据保持高度一致，传输门电路是可以传送模拟信号与数字信号，它由一个PMOS和NMOS管并联组成，由于其导通电阻非常低，模拟信号的传输将不受影响，故可以用于模拟选通器电路。电路结构如图9所示。

2.传感器电路与模数转换器ADC电路，图像传感器作为光敏器件接收光信号并转换为模拟信号，目前主流的CCD图像传感器与CMOS图像传感器两种，ADC电路可优先采用面向低功耗设计ADC。

更少的资源：本实施例提供的高度稀疏性采样矩阵的压缩感知采集系统，突破了传统压缩感知在随机采样矩阵RAM大以及冗余ADC数量多(必须是N个)的问题，提出的新型架构可以大大减少RAM的大小以及ADC的数量(采样矩阵稀疏度)。

高度可配置性：本发明所设计的采集，可以针对维度在256维以内任意维度的压缩，并且可配置压缩率M/N为任意大小(0<＝rate<＝1)，可以任意配置输入维度N，可以任意配置采样矩阵稀疏度P。

实时性：以100M时钟为例，每秒钟可实现压缩152帧256*256像素大小视频流数据。

以输入为256维X，稀疏度P＝5为例，得到如下不同采样率重构效果图示：

图10a是M/N为0.1的效果图；图10b是M/N为0.2的效果图；图10c是M/N为0.3的效果图；图10d是M/N为0.4的效果图；图10e是M/N为0.5的效果图；图10f是M/N为0.6的效果图；图10g是M/N为0.7的效果图；图10h是M/N为0.8的效果图；图10i是M/N为0.9的效果图；图10j是M/N为1的效果图。

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的保护范围当中。

Claims (6)

1.基于地址译码的压缩感知视频图像采集电路，其特征在于：包括模拟模块和数字模块；所述模拟模块包括传感器模块、模拟选通器和ADC单元；所述数字模块包括矩阵参数配置、地址译码器、时序控制器、存储RAM和加法器；

所述传感器模块将采集的数据信号输入到模拟选通器中，所述地址译码器将片选控制信号输入到模拟选通器，所述模拟选通器在片选控制信号的作用下将采集的数据信号送入ADC单元，所述加法器在时序控制器的作用下接收从ADC单元输入的数据信号；

所述存储RAM在时序控制器的作用将片选控制信号作为地址信号输入到地址译码器中；

所述矩阵参数配置与存储RAM连接，用于配置系统的采样矩阵参数；系统所需要的矩阵参数通过离线计算得到，为了在重构端能更高概率的重构压缩后的信号，该采样矩阵与小波基矩阵进行相关性验证，满足一定自相关性之后，才对存储RAM进行参数配置。

2.如权利要求1所述的基于地址译码的压缩感知视频图像采集电路，其特征在于：所述片选控制信号按照以下方式获取：

获取压缩感知采样原始信号X；

将原始信号X与采样矩阵Φ相乘得到稀疏化采样矩阵Φ；

将疏化采样矩阵Φ中的非零项对应的地址输入到存储RAM中。

3.如权利要求1所述的基于地址译码的压缩感知视频图像采集电路，其特征在于：所述时序控制器用于控制所述加法器、ADC单元以及地址译码器的时钟保持相同状态。

4.如权利要求1所述的基于地址译码的压缩感知视频图像采集电路，其特征在于：所述加法器对通过数据位判断后出来数据进行累加。

5.如权利要求1所述的基于地址译码的压缩感知视频图像采集电路，其特征在于：所述模拟选通器包括一个PMOS管和一个NMOS管；所述PMOS管和NMOS管并联；

所述PMOS管栅极与NMOS管栅极连接到片选信号、PMOS漏极连接NMOS漏极与传感器输出的信号连接、PMOS源极连接NMOS源极与ADC输入端口连接，形成传输门结构。

6.如权利要求1所述的基于地址译码的压缩感知视频图像采集电路，其特征在于：所述ADC单元为模数转换电路。