JP7160410B2 - 時間に依存した画像データを検出するためのセルのアレイ - Google Patents
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Description
1.デバイスセル内に記憶された、最小しきい値数N未満のイベントが存するならば、これらのイベントは、ノイズイベントとみなされ、フィルタリングし除かれる。ここで、Nは、1より大きく、デバイスセル内の画素の総数Pより小さい。(第1の任意選択の条件)
2.デバイスセル内に記憶された、最大しきい値数Mより多いイベントが存するならば、これらのイベントは、空間的に冗長なイベントと考えられ、フィルタリングし除かれる。ここで、Mは、Nより大きく、デバイスセル内の画素の総数Pより小さい。(第2の任意選択の条件)
12 画素のグループ
13 (1次)処理ユニット
2 画素
3 相関論理
4 記憶メモリ
5 画素動作論理
6 2次記憶メモリ
7 セルのセット
8 2次相関論理
Claims (11)
- 時間に依存した画像データを検出するためのフォトアレイであって、多数のデバイスセル(1)のアレイを含み、各デバイスセル(1)は、
フォトセンサ(2)のグループ(12)であって、各フォトセンサ(2)は、前記フォトセンサ(2)においての光強度に依存するアナログセンサ信号を生成するように構成される、フォトセンサ(2)のグループ(12)と、
各フォトセンサ(2)に対して、前記フォトセンサ(2)により生成されたアナログセンサ信号を、前記フォトセンサ(2)から生じるデジタル画素情報へと変換するように構成される画素コード化回路と、
処理ユニット(13)であって、フォトセンサ(2)の前記グループ(12)のフォトセンサ(2)から生じる前記デジタル画素情報を相関させるように、ならびに、読み取られるべきデジタル画素情報を前記デバイスセル(1)が含むことを示す要求信号、および/または、前記デバイスセル(1)内に含まれるデジタル画素情報が送信されることを可能とするために処理ユニット(13)内で利用される通過信号を結果として作り出すように構成される時空間的相関論理(3)を含む、処理ユニット(13)と
を含む、フォトアレイ。 - フォトセンサ(2)の前記グループ(12)の2つ以上のフォトセンサ(2)が、互いに隣接して配置構成されることを特徴とする、請求項1に記載のフォトアレイ。
- 多数のデバイスセル(1)が、デバイスセル(1)の多数のセット(7)へと分けられること、ならびに、デバイスセル(1)の各セット(7)が、デバイスセル(1)の前記セット(7)の端部に配置される2次処理ユニット(8)をさらに含み、その2次処理ユニット(8)が、前記デバイスセル(1)のうちの選択されたデバイスセルのフォトセンサ(2)の前記グループ(12)のフォトセンサ(2)から生じる前記デジタル画素情報を相関させ、読み取られるべきデジタル画素情報を前記選択されたデバイスセルが含むことを示す要求信号、および/または、前記選択されたデバイスセル内に含まれるデジタル画素情報が送信されることを可能とするために2次処理ユニット(8)内で利用される少なくとも1つの通過信号を結果として作り出すように構成される2次相関論理(81、82)を含むことを特徴とする、請求項1または2に記載のフォトアレイ。
- 前記時空間的相関論理(3)および/または前記2次相関論理(81、82)が、組合せ論理により実現されることを特徴とする、請求項3に記載のフォトアレイ。
- 前記2次相関論理(81、82)が、時空間的相関論理であることを特徴とする、請求項3または4に記載のフォトアレイ。
- 前記時空間的相関論理(3)および/または前記2次相関論理(81、82)が、前記デジタル画素情報の相関結果が、最小しきい値数(N)以上である、および/または、最大しきい値数(M)以下であるとき、要求信号および/または通過信号を作り出すように構成されることを特徴とする、請求項3から5のいずれか一項に記載のフォトアレイ。
- 前記処理ユニット(13)が、フォトセンサ(2)の前記グループ(12)の各フォトセンサ(2)に対して、前記グループ(12)の前記対応するフォトセンサ(2)から生じるデジタル画素情報を受信し一時的に記憶するように、ならびに、前記対応するフォトセンサ(2)の前記画素コード化回路をリセットおよび/またはリスタートするように構成される画素動作論理(5)を含むことを特徴とする、請求項3から6のいずれか一項に記載のフォトアレイ。
- 前記処理ユニット(13)が、フォトセンサ(2)のグループ(12)の各フォトセンサ(2)に対して、前記フォトセンサ(2)から生じる前記デジタル画素情報を記憶するように構成されるイベント記憶メモリ(4)を含む、および/または、
前記2次処理ユニット(8)が、フォトセンサ(2)のグループ(12)の各フォトセンサ(2)に対して、前記フォトセンサ(2)から生じる前記デジタル画素情報を記憶するように構成される2次イベント記憶メモリ(6)を含む
ことを特徴とする、請求項3から7のいずれか一項に記載のフォトアレイ。 - 前記処理ユニット(13)が、フォトセンサ(2)のグループ(12)の各フォトセンサ(2)に対して、前記フォトセンサ(2)から生じる前記デジタル画素情報を記憶するように構成される記憶メモリ(4)を含み、前記2次処理ユニット(8)が、フォトセンサ(2)のグループ(12)の各フォトセンサ(2)に対して、前記フォトセンサ(2)から生じる前記デジタル画素情報を記憶するように構成される2次記憶メモリ(6)を含み、前記2次記憶メモリ(6)が、前記記憶メモリ(4)から前記デジタル画素情報を受信するように構成されることを特徴とする、請求項8に記載のフォトアレイ。
- 前記処理ユニット(13)および/または前記2次処理ユニット(8)が、選択信号を受信するように、および、前記選択信号に応答して、前記通過信号に、または、前記少なくとも1つの通過信号に依存して、前記デバイスセル(1)または前記選択されたデバイスセルが含む、読み取られるべきデジタル画素情報を並列方式で送信するように構成されることを特徴とする、請求項3から9のいずれか一項に記載のフォトアレイ。
- 前記画素コード化回路が、前記フォトセンサ(2)により生成されたアナログセンサ信号を、前記フォトセンサ(2)により生成されたセンサ信号の変化を示すデジタル画素情報へと変換するように構成される変化検出回路であることを特徴とする、請求項1から10のいずれか一項に記載のフォトアレイ。
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