CN106849988A - 支持双协议的uhf‑rfid读写器信道选择滤波器 - Google Patents

Abstract

本发明提出一种支持双协议的UHF‑RFID读写器信道选择滤波器，包括第一二阶低通滤波器、第二二阶低通滤波器、第三二阶低通滤波器、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管和第六NMOS晶体管；该信道选择滤波器支持ISO 18000‑6C和GB/T29768‑2013两种UHF‑RFID通讯协议，信道选择滤波器支持多读写器环境下64kb/s和单读写器环境下640kb/s两种接收数据速率，信道选择滤波器的带宽可在154kHz和1.54MHz之间选择。同时，可实现二倍信道带宽处的带外抑制在25dB和45dB之间调节。

Description

支持双协议的UHF-RFID读写器信道选择滤波器

技术领域

本发明属于集成电路设计技术领域，具体涉及一种支持双协议的UHF-RFID读写器信道选择滤波器。

背景技术

CMOS工艺的UHF-RFID读写器芯片因体积小、成本低、兼容性好得到快速发展。为了便于集成，读写器芯片中的接收机多采用零中频接收机结构。在该结构中，可使用模拟低通滤波器实现信道选择。

信道选择滤波器支持ISO 18000-6C和GB/T29768-2013两种UHF-RFID通讯协议。根据不同的接收数据速率，信道选择滤波器的带宽可调节。考虑两种协议以及协议中F0、Miller编码的兼容性和信道分配实际情况，信道选择滤波器支持多读写器环境下64kb/s和单读写器环境下640kb/s两种接收数据速率，考虑20％的频偏，信道选择滤波器的带宽可在154kHz和1.54MHz之间选择。同时，ISO 18000-6C协议规定，多读写器环境下邻道泄漏比为-20dBc，密集读写器环境下邻道泄漏比为-30dBc，GB/T29768-2013协议规定，读写器邻道泄漏比为-40dBc，为满足两种协议下的邻道泄漏比要求，信道选择滤波器在二倍信道带宽处的带外抑制可在25dB和45dB之间调节。

国内外已发表的文献报道，多为支持单一协议的信道选择滤波器，滤波器的带外抑制是固定不可调节的，部分信道选择滤波器通过设计较大的带外抑制同时满足两种协议的邻道泄漏比要求，但是在邻道泄漏比要求较低的应用环境中，会造成功耗的不必要消耗。而在支持双协议的信道选择滤波器中，滤波器的带外抑制和带宽可根据不同的协议实现变换调节，具有灵活性，降低功耗，为支持多协议的UHF-RFID读写器奠定技术基础，使其同时满足国际市场和本土市场的应用需求，更具竞争力。

发明内容

针对现有技术的不足，本发明提出一种支持双协议的UHF-RFID读写器信道选择滤波器。

本发明的技术方案是：

一种支持双协议的UHF-RFID读写器信道选择滤波器，包括第一二阶低通滤波器、第二二阶低通滤波器、第三二阶低通滤波器、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管和第六NMOS晶体管；

所述第一二阶低通滤波器的正输入端作为差分信号的正输入端，所述第一二阶低通滤波器的负输入端作为差分信号的负输入端，所述第一二阶低通滤波器的正输出端连接第二二阶低通滤波器的正输入端，所述第一二阶低通滤波器的负输出端连接第二二阶低通滤波器的负输入端，所述第二二阶低通滤波器的正输出端连接第一NMOS晶体管的漏极和第三NMOS晶体管的漏极，所述第二二阶低通滤波器的负输出端连接第二NMOS晶体管的漏极和第四NMOS晶体管的漏极，所述第一NMOS晶体管的源极连接第三二阶低通滤波器的正输入端，所述第二NMOS晶体管的源极连接第三二阶低通滤波器的负输入端，所述第三NMOS晶体管的源极连接第五NMOS晶体管的源极，所述第三NMOS晶体管的源极和第五NMOS晶体管的源极的连接端作为差分信号的正输出端，所述第四NMOS晶体管的源极连接第六NMOS晶体管的源极，所述第四NMOS晶体管的源极和第六NMOS晶体管的源极的连接端作为差分信号的负输出端，所述第三二阶低通滤波器的正输出端连接第五NMOS晶体管的漏极，所述第三二阶低通滤波器的负输出端连接第六NMOS晶体管的漏极，所述第一NMOS晶体管的栅极、第二NMOS晶体管的栅极、第三NMOS晶体管的栅极、第四NMOS晶体管的栅极、第五NMOS晶体管的栅极、第六NMOS晶体管的栅极分别作为开关的控制端；

所述第一二阶低通滤波器包括：第一放大器、第二放大器、第一开关阵列、第二开关阵列、第三开关阵列、第四开关阵列、第一无源电阻、第二无源电阻、第三无源电阻、第四无源电阻、第五无源电阻、第六无源电阻、第七无源电阻、第八无源电阻；

所述第二二阶低通滤波器包括：第三放大器、第四放大器、第五开关阵列、第六开关阵列、第七开关阵列、第八开关阵列、第九无源电阻、第十无源电阻、第十一无源电阻、第十二无源电阻、第十三无源电阻、第十四无源电阻、第十五无源电阻和第十六无源电阻；

所述第三二阶低通滤波器包括：第五放大器、第六放大器、第三无源电容、第四无源电容、第五无源电容、第六无源电容、第十七无源电阻、第十八无源电阻、第十九无源电阻、第二十无源电阻、第二十一无源电阻、第二十二无源电阻、第二十三无源电阻和第二十四无源电阻；

所述第一无源电阻的一端作为第一二阶低通滤波器的正输入端，所述第一无源电阻的另一端连接第一放大器的正输入端、第一开关阵列的输入端、第三无源电阻的一端和第七无源电阻的一端，所述第一放大器的负输出端连接第一开关阵列的输出端、第三无源电阻的另一端和第五无源电阻的一端，所述第五无源电阻的另一端连接第二放大器的正输入端和第三开关阵列的输入端，所述第二放大器的负输出端连接第三开关阵列的输出端和第八无源电阻的一端，并作为第一二阶低通滤波器的正输出端，所述第二无源电阻的一端作为第一二阶低通滤波器的负输入端，所述第二无源电阻的另一端连接第一放大器的负输入端、第二开关列阵的一端、第四无源电阻的一端和第八无源电阻的另一端，所述第一放大器的正输出端连接第二开关阵列的输出端、第四无源电阻的另一端和第六无源电阻的一端，所述第六无源电阻的另一端连接第二放大器的负输入端和第四开关阵列的输入端，所述第二放大器的正输出端连接第四开关阵列的输出端和第七无源电阻的另一端，并作为第一二阶低通滤波器的负输出端；

所述第九无源电阻的一端作为第二二阶低通滤波器的正输入端，所述第九无源电阻的另一端连接第三放大器的正输入端、第五开关阵列的输入端、第十一无源电阻的一端和第十五无源电阻的一端，所述第三放大器的负输出端连接第五开关阵列的输出端、第十一无源电阻的另一端和第十三电阻的一端，所述第十三电阻的另一端连接第四放大器的正输入端和第七开关阵列的输入端，所述第四放大器的负输出端连接第七开关阵列的输出端和第十六无源电阻的一端，并作为第二二阶低通滤波器的正输出端，所述第十无源电阻的一端作为第二二阶低通滤波器的负输入端，所述第十无源电阻的另一端连接第三放大器的负输入端、第六开关阵列的输入端、第十二无源电阻的一端和第十六电阻的另一端，所述第三放大器的正输出端连接第六开关阵列的输出端、第十二无源电阻的另一端和第十四无源电阻的一端，第十四无源电阻的另一端连接第四放大器的负输入端和第八开关阵列的输入端，所述第四放大器的正输出端连接第八开关阵列的输出端和第十五无源电阻的另一端，并作为第二二阶低通滤波器的负输出端。

所述第十七无源电阻的一端作为第三二阶低通滤波器的正输入端，所述第十七无源电阻的另一端连接第五放大器的正输入端、第三无源电容的一端、第十九无源电阻的一端和第二十三无源电阻的一端，所述第五放大器的负输出端连接第三无源电容的另一端、第十九无源电阻的另一端和第二十一无源电阻的一端，所述第二十一无源电阻的另一端连接第六放大器的正输入端和第五无源电容的一端，所述第六放大器的负输出端连接第五无源电容的另一端和第二十四无源电阻的一端，并作为第三二阶低通滤波器的正输出端，所述第十八无源电阻的一端作为第三二阶低通滤波器的负输入端，所述第十八无源电阻的另一端连接第五放大器的负输入端、第四无源电容的一端、第二十无源电阻的一端和第二十四电阻的另一端，所述第五放大器的正输出端连接第四无源电容的另一端、第二十无源电阻的另一端和第二十二无源电阻的一端，第二十二无源电阻的另一端连接第六放大器的负输入端和第六无源电容一端，所述第六放大器的正输出端连接第六无源电容的另一端和第二十三无源电阻的另一端，并作为第三二阶低通滤波器的负输出端。

所述第一开关阵列、第二开关阵列、第三开关阵列、第四开关阵列、第五开关阵列、第六开关阵列、第七开关阵列和第八开关阵列结构相同，均由两个NMOS晶体管和两个电容组成；

所述各个开关阵列的连接关系如下：

所述第七NMOS晶体管的漏极连接第八NMOS晶体管的漏极，并作为开关阵列的输入端，所述第七NMOS晶体管的源极连接第一电容的一端，所述第八NMOS晶体管的源极连接第二电容的一端，所述第一电容的另一端连接第二电容的另一端，并作为开关阵列的输出端，所述第七NMOS晶体管的栅极、第八NMOS晶体管的栅极分别作为开关阵列的控制端。

所述第一放大器、第二放大器、第三放大器、第四放大器、第五放大器和第六放大器结构相同，均包括偏置电流源电路、两级运算放大器、共模反馈电路；

所述偏置电流源电路、两级运算放大器和共模反馈电路依次连接。

所述两级运算放大器包括：第九NMOS晶体管、第十NMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管、第十三NMOS晶体管、第十四PMOS晶体管、第十五PMOS晶体管、第十六NMOS晶体管、第十七NMOS晶体管、第十八NMOS晶体管、第七电容和第八电容；

所述第九NMOS晶体管的栅极作为放大器的正输入端，所述第九NMOS晶体管的漏极连接第十一PMOS晶体管的漏极、第十四PMOS晶体管的栅极和第七电容的一端，所述第九NMOS晶体管的源极连接第十三NMOS晶体管的漏极和第十NMOS晶体管的源极，所述第十NMOS晶体管的栅极作为放大器的负输入端，所述第十NMOS晶体管的漏极连接第十二PMOS晶体管的漏极、第十五PMOS晶体管的栅极和第八电容的一端，所述第十一PMOS晶体管的栅极连接第十二PMOS晶体管的栅极和共模反馈电路的输出端，所述第十三NMOS晶体管的栅极连接第十六NMOS晶体管的栅极、第十七NMOS晶体管的栅极、第十八NMOS晶体管的栅极和偏置电流源电路的输出端，所述第十三NMOS晶体管的源极、第十六NMOS晶体管的源极、第十七NMOS晶体管的源极和第十八NMOS晶体管的源极接地，所述第十四PMOS晶体管的漏极连接第七电容的另一端、第十六NMOS晶体管的漏极和共模反馈电路的正输入端，并作为放大器的正输出端，所述第十五PMOS晶体管的漏极连接第八电容的另一端、第十七NMOS晶体管的漏极和共模反馈电路的负输入端，并作为放大器的负输出端，所述第十一PMOS晶体管的源极、第十二PMOS晶体管的源极、第十四PMOS晶体管的源极和第十五PMOS晶体管的源极连接电源端VDD。

所述偏置电流源电路包括：第十九PMOS晶体管、第二十PMOS晶体管、第二十一PMOS晶体管、第二十二NMOS晶体管、第二十三NMOS晶体管、第一PNP晶体管、第二PNP晶体管和第二十五电阻；

所述第十九PMOS晶体管的栅极连接第二十PMOS晶体管的栅极、第二十PMOS晶体管的漏极、第二十一PMOS晶体管的栅极和第二十二NMOS晶体管的漏极，所述第十九PMOS晶体管的漏极作为偏置电流源电路的输出端，所述第十九PMOS晶体管的源极、第二十PMOS晶体管的源极和第二十一PMOS晶体管的源极连接电源端VDD，所述第二十一PMOS晶体管的漏极连接第二十三NMOS晶体管的漏极、第二十三NMOS晶体管的栅极和第二十二NMOS晶体管的栅极，所述第二十二NMOS晶体管的源极连接第二十五电阻的一端，所述第二十五电阻的另一端连接第一PNP晶体管的发射极，所述第二十三NMOS晶体管的源极连接第二PNP晶体管的发射极，所述第一PNP晶体管的基极、集电极接地，第二PNP晶体管的基极、集电极接地。

所述共模反馈电路包括：第二十四PMOS晶体管、第二十五PMOS晶体管、第二十六PMOS晶体管、第二十七PMOS晶体管、第二十八PMOS晶体管、第二十九PMOS晶体管、第三十NMOS晶体管和第三十一NMOS晶体管；

所述第二十四PMOS晶体管的栅极连接第二十五PMOS晶体管的栅极，并作为偏置电压输入端连接外接直流偏置电压源，所述第二十四PMOS晶体管的源极和第二十五PMOS晶体管的源极连接电源端VDD，所述第二十四PMOS晶体管的漏极连接第二十六PMOS晶体管的源极和第二十七PMOS晶体管的源极，所述第二十五PMOS晶体管的漏极连接第二十八PMOS晶体管的源极和第二十九PMOS晶体管的源极，所述第二十六PMOS晶体管的栅极作为共模反馈电路的正输入端，所述第二十六PMOS晶体管的漏极连接第二十九PMOS晶体管的漏极、第三十一NMOS晶体管的栅极和第三十一NMOS晶体管的漏极，所述第二十七PMOS晶体管的栅极连接第二十八PMOS晶体管的栅极，并作为共模反馈电路的输出端，所述第二十七PMOS晶体管的漏极连接第二十八PMOS晶体管的漏极、第三十NMOS晶体管的栅极和第三十NMOS晶体管的漏极，所述第二十九PMOS晶体管的栅极作为共模反馈电路的负输入端，所述第三十NMOS晶体管的源极和第三十一NMOS晶体管的源极接地。

本发明的有益效果：

本发明提出一种支持双协议的UHF-RFID读写器信道选择滤波器，支持ISO 18000-6C和GB/T29768-2013两种UHF-RFID通讯协议。信道选择滤波器支持多读写器环境下64kb/s和单读写器环境下640kb/s两种接收数据速率，信道选择滤波器的带宽可在154kHz和1.54MHz之间选择。同时，为满足ISO 18000-6C和GB/T29768-2013两种协议下的邻道泄漏比要求，并且节约功耗，信道选择滤波器可实现二倍信道带宽处的带外抑制在25dB和45dB之间调节。

附图说明

图1为本发明具体实施方式中支持双协议的UHF-RFID读写器信道选择滤波器的结构示意图；

图2为本发明具体实施方式中开关阵列结构示意图；

图3为本发明具体实施方式中放大器结构示意图。

具体实施方式

下面结合附图对本发明具体实施方式加以详细说明。

一种支持双协议的UHF-RFID读写器信道选择滤波器，如图1所示，包括第一二阶低通滤波器LPF1、第二二阶低通滤波器LPF2、第三二阶低通滤波器LPF3、第一NMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5和第六NMOS晶体管M6。

所述第一二阶低通滤波器LPF1的正输入端IN_P作为差分信号的正输入端，所述第一二阶低通滤波器LPF2的负输入端作为差分信号的负输入端IN_N，所述第一二阶低通滤波器LPF1的正输出端1连接第二二阶低通滤波器LPF2的正输入端3，所述第一二阶低通滤波器的负输出端2连接第二二阶低通滤波器的负输入端4，所述第二二阶低通滤波器的正输出端5连接第一NMOS晶体管M1的漏极和第三NMOS晶体管M3的漏极，所述第二二阶低通滤波器的负输出端6连接第二NMOS晶体管M2的漏极和第四NMOS晶体管M4的漏极，所述第一NMOS晶体管M1的源极连接第三二阶低通滤波器的正输入端7，所述第二NMOS晶体管M2的源极连接第三二阶低通滤波器的负输入端8，所述第三NMOS晶体管M3的源极连接第五NMOS晶体管M5的源极，所述第三NMOS晶体管M3的源极和第五NMOS晶体管M5的源极的连接端作为差分信号的正输出端OUT_P，所述第四NMOS晶体管M4的源极连接第六NMOS晶体管M6的源极，所述第四NMOS晶体管M4的源极和第六NMOS晶体管M6的源极的连接端作为差分信号的负输出端OUT_N，所述第三二阶低通滤波器的正输出端9连接第五NMOS晶体管M5的漏极，所述第三二阶低通滤波器的负输出端10连接第六NMOS晶体管M6的漏极，所述第一NMOS晶体管M1的栅极作为开关控制端b1、第二NMOS晶体管M2的栅极作为开关控制端b2、第三NMOS晶体管M3的栅极作为开关控制端b3、第四NMOS晶体管M4的栅极作为开关控制端b4、第五NMOS晶体管M5的栅极作为开关控制端b5、第六NMOS晶体管M6的栅极作为开关控制端b6。

第一二阶低通滤波器LPF1包括：第一放大器A1、第二放大器A2、第一开关阵列S1、第二开关阵列S2、第三开关阵列S3、第四开关阵列S4、第一无源电阻R1、第二无源电阻R2、第三无源电阻R3、第四无源电阻R4、第五无源电阻R5、第六无源电阻R6、第七无源电阻R7、第八无源电阻R8。

第二二阶低通滤波器LPF2包括：第三放大器A3、第四放大器A4、第五开关阵列S5、第六开关阵列S6、第七开关阵列S7、第八开关阵列S8、第九无源电阻R9、第十无源电阻R10、第十一无源电阻R11、第十二无源电阻R12、第十三无源电阻R13、第十四无源电阻R14、第十五无源电阻R15和第十六无源电阻R16。

第三二阶低通滤波器LPF3包括：第三放大器A5、第四放大器A6、第三无源电容C3、第四无源电容C4、第五无源电容C5、第六无源电容C6、第十七无源电阻R17、第十八无源电阻R18、第十九无源电阻R19、第二十无源电阻R20、第二十一无源电阻R21、第二十二无源电阻R22、第二十三无源电阻R23和第二十四无源电阻R24。

第一无源电阻R1的一端作为第一二阶低通滤波器LPF1的正输入端IN_P，第一无源电阻R1的另一端连接第一放大器A1的正输入端11、第一开关阵列S1的输入端35、第三无源电阻R3的一端和第七无源电阻R7的一端，第一放大器A1的负输出端14连接第一开关阵列S1的输出端36、第三无源电阻R3的另一端和第五无源电阻R5的一端，第五无源电阻R5的另一端连接第二放大器A2的正输入端15和第三开关阵列S3的输入端39，第二放大器A2的负输出端18连接第三开关阵列S3的输出端40和第八无源电阻R8的一端，并作为第一二阶低通滤波器LPF1的正输出端1，第二无源电阻R2的一端作为第一二阶低通滤波器LPF1的负输入端IN_N，第二无源电阻R2的另一端连接第一放大器A1的负输入端12、第二开关阵列S2的输入端37、第四无源电阻R4的一端和第八无源电阻R8的另一端，第一放大器A1的正输出端13连接第二开关阵列S2的输出端38、第四无源电阻R4的另一端和第六无源电阻R6的一端，第六无源电阻R6的另一端连接第二放大器A2的负输入端16和第四开关阵列S4的输入端41，第二放大器A2的正输出端17连接第四开关阵列S4的输出端42和第七无源电阻R7的另一端，并作为第一二阶低通滤波器LPF1的负输出端2。

第九无源电阻R9的一端作为第二二阶低通滤波器LPF2的正输入端3，第九无源电阻R9的另一端连接第三放大器A3的正输入端19、第五开关阵列S5的输入端43、第十一无源电阻R11的一端和第十五无源电阻R15的一端，第三放大器A3的负输出端22连接第五开关阵列S5的输出端44、第十一无源电阻R11的另一端和第十三电阻R13的一端，第十三电阻R13的另一端连接第四放大器A4的正输入端23和第七开关阵列S7的输入端47，第四放大器A4的负输出端26连接第七开关阵列S7的输出端48和第十六无源电阻R16的一端，并作为第二二阶低通滤波器LPF2的正输出端5，第十无源电阻R10的一端作为第二二阶低通滤波器LPF2的负输入端4，第十无源电阻R10的另一端连接第三放大器A3的负输入端20、第六开关阵列S6的输入端45、第十二无源电阻R12的一端和第十六电阻R16的另一端，第三放大器A3的正输出端21连接第六开关阵列S6的输出端46、第十二无源电阻R12的另一端和第十四无源电阻R14的一端，第十四无源电阻R14的另一端连接第四放大器A4的负输入端24和第八开关阵列S8的输入端49，第四放大器A4的正输出端25连接第八开关阵列S8的输出端50和第十五无源电阻R15的另一端，并作为第二二阶低通滤波器LPF2的负输出端6。

所述第十七无源电阻R17的一端作为第三二阶低通滤波器LPF3的正输入端7，所述第十七无源电阻R17的另一端连接第五放大器A5的正输入端27、第三无源电容C3的一端、第十九无源电阻R19的一端和第二十三无源电阻R23的一端，所述第五放大器A5的负输出端30连接第三无源电容C3的另一端、第十九无源电阻R19的另一端和第二十一无源电阻R21的一端，所述第二十一无源电阻R21的另一端连接第六放大器A6的正输入端31和第五无源电容C5的一端，所述第六放大器A6的负输出端34连接第五无源电容C5的另一端和第二十四无源电阻R24的一端，并作为第三二阶低通滤波器LPF3的正输出端9，所述第十八无源电阻R18的一端作为第三二阶低通滤波器LPF3的负输入端8，所述第十八无源电阻R18的另一端连接第五放大器A5的负输入端28、第四无源电容C4的一端、第二十无源电阻R20的一端和第二十四电阻R24的另一端，所述第五放大器A5的正输出端29连接第四无源电容C4的另一端、第二十无源电阻R20的另一端和第二十二无源电阻R22的一端，第二十二无源电阻R22的另一端连接第六放大器A6的负输入端32和第六无源电容C6一端，所述第六放大器A6的正输出端33连接第六无源电容C6的另一端和第二十三无源电阻R23的另一端，并作为第三二阶低通滤波器LPF3的负输出端10。

本实施方式中，第一开关阵列S1、第二开关阵列S2、第三开关阵列S3、第四开关阵列S4、第五开关阵列S5、第六开关阵列S6、第七开关阵列S7和第八开关阵列S8结构相同，均由两个NMOS晶体管，第七NMOS晶体管M7、第八NMOS晶体管M8，两个电容第七电容C7、第八电容C8组成。

如图2所示，各个开关阵列的连接关系如下：

第七NMOS晶体管M7的漏极连接第八NMOS晶体管M8的漏极，并作为开关阵列的输入端IN，第七NMOS晶体管M7的源极连接第一电容C1的一端，第八NMOS晶体管M8的源极连接第二电容C2的一端，第一电容C1的另一端连接第二电容C2的另一端，并作为开关阵列的输出端OUT，第七NMOS晶体管M7的栅极作为开关阵列的控制端b7，第八NMOS晶体管M8的栅极作为开关阵列的控制端b8。

本实施方式中，读写器数字后端输出8位控制信号，后两位送入开关阵列S1～S8的控制端b7、b8，当控制端输入信号值为“1”时，NMOS开关闭合，开关所在支路导通，传输信号经过该支路，给支路电容充放电，支路电容值计入开关阵列总电容值，当控制端输入信号值为“0”时，NMOS开关断开，开关所在支路断路，传输信号不经过该支路，支路电容不起作用，因此开关阵列总的电容值为导通支路所含电容值的和。

本实施方式中，以开关阵列S1为例，控制端b7、b8输入信号值为10，第七NMOS晶体管M7闭合，第八NMOS晶体管M8断开，开关阵列S1的电容值C_S1如式(1)所示：

C_S1＝C₁ (1)

b7、b8输入信号值为11时，第一开关阵列S1的电容值C_S1如式(2)所示：

C_S1＝C₁+C₂ (2)

本实施方式中，第一放大器A1、第二放大器A2、第三放大器A3、第四放大器A4、第五放大器A5和第六放大器A6结构相同，均包括偏置电流源电路、两级运算放大器、共模反馈电路。

如图3所示，偏置电流源电路、两级运算放大器和共模反馈电路依次连接。

本实施方式中，两级运算放大器包括：第九NMOS晶体管M9、第十NMOS晶体管M10、第十一PMOS晶体管M11、第十二PMOS晶体管M12、第十三NMOS晶体管M13、第十四PMOS晶体管M14、第十五NMOS晶体管M15、第十六PMOS晶体管M16、第十七PMOS晶体管M17、第十八NMOS晶体管M18、第七电容C7和第八电容C8。

第九NMOS晶体管M9的栅极作为放大器的正输入端IN1，第十NMOS晶体管M10的漏极连接第十一PMOS晶体管M11的漏极、第十二PMOS晶体管M12的栅极和第七电容C7的一端，第九NMOS晶体管M9的源极连接第十三NMOS晶体管M13的漏极和第十NMOS晶体管M10的源极，第十NMOS晶体管M10的栅极作为放大器的负输入端IN2，第十NMOS晶体管M10的漏极连接第十二PMOS晶体管M12的漏极、第十五PMOS晶体管M15的栅极和第八电容C8的一端，第十一PMOS晶体管M11的栅极连接第十二PMOS晶体管M12的栅极和共模反馈电路的输出端Vbcm，第十三NMOS晶体管M13的栅极连接第十六NMOS晶体管M16的栅极、第十七NMOS晶体管M17的栅极、第十八NMOS晶体管M18的栅极和偏置电流源电路的输出端Ib，第十三NMOS晶体管M13的源极、第十六NMOS晶体管M16的源极、第十七NMOS晶体管M17的源极和第十八NMOS晶体管M18的源极接地GND，第十四PMOS晶体管M14的漏极连接第七电容C7的另一端、第十六NMOS晶体管M16的漏极和共模反馈电路的正输入端Vp，并作为放大器的正输出端OUT1，第十五PMOS晶体管M15的漏极连接第八电容C8的另一端、第十七NMOS晶体管M17的漏极和共模反馈电路的负输入端Vn，并作为放大器的负输出端OUT2，第十一PMOS晶体管M11的源极、第十二PMOS晶体管M12的源极、第十四PMOS晶体管M14的源极和第十五PMOS晶体管M15的源极连接电源端VDD。

本实施方式中，偏置电流源电路包括：第十九PMOS晶体管M19、第二十PMOS晶体管M20、第二十一PMOS晶体管M21、第二十二NMOS晶体管M22、第二十三NMOS晶体管M23、第一PNP晶体管Q1、第二PNP晶体管Q2和第二十五电阻R25。

所述第十九PMOS晶体管M19的栅极连接第二十PMOS晶体管M20的栅极、第二十PMOS晶体管M20的漏极、第二十一PMOS晶体管M21的栅极和第二十二NMOS晶体管M22的漏极，所述第十九PMOS晶体管M19的漏极作为偏置电流源电路的输出端Ib，所述第十九PMOS晶体管M19的源极、第二十PMOS晶体管M20的源极和第二十一PMOS晶体管M21的源极连接电源端VDD，所述第二十一PMOS晶体管M21的漏极连接第二十三NMOS晶体管M23的漏极、第二十三NMOS晶体管M23的栅极和第二十二NMOS晶体管M22的栅极，所述第二十二NMOS晶体管M22的源极连接第二十五电阻R25的一端，所述第二十五电阻R25的另一端连接第一PNP晶体管Q1的发射极，所述第二十三NMOS晶体管M23的源极连接第二PNP晶体管Q2的发射极，所述第一PNP晶体管Q1的基极、集电极接地，第二PNP晶体管Q2的基极、集电极接地GND。

本实施方式中，共模反馈电路包括：第二十四PMOS晶体管M24、第二十五PMOS晶体管M25、第二十六PMOS晶体管M26、第二十七PMOS晶体管M27、第二十八PMOS晶体管M28、第二十九PMOS晶体管M29、第三十NMOS晶体管M30和第三十一NMOS晶体管M31。

所述第二十四PMOS晶体管M24的栅极连接第二十五PMOS晶体管M25的栅极，并作为偏置电压输入端Vb连接外接直流偏置电压源，所述第二十四PMOS晶体管M24的源极和第二十五PMOS晶体管M25的源极连接电源端VDD，所述第二十四PMOS晶体管M24的漏极连接第二十六PMOS晶体管M26的源极和第二十七PMOS晶体管M27的源极，所述第二十五PMOS晶体管M25的漏极连接第二十八PMOS晶体管M28的源极和第二十九PMOS晶体管M29的源极，所述第二十六PMOS晶体管M26的栅极作为共模反馈电路的正输入端Vp，所述第二十六PMOS晶体管M26的漏极连接第二十九PMOS晶体管M29的漏极、第三十一NMOS晶体管M31的栅极和第三十一NMOS晶体管M31的漏极，所述第二十七PMOS晶体管M27的栅极连接第二十八PMOS晶体管M28的栅极，并作为共模反馈电路的输出端Vbcm，所述第二十七PMOS晶体管M27的漏极连接第二十八PMOS晶体管M28的漏极、第三十NMOS晶体管M30的栅极和第三十NMOS晶体管M30的漏极，所述第二十九PMOS晶体管的栅极作为共模反馈电路的负输入端Vn，所述第三十NMOS晶体管M30的源极和第三十一NMOS晶体管M31的源极接地GND。

由图3可知，第九NMOS晶体管M9、第十NMOS晶体管M10、第十一PMOS晶体管M11、第十二PMOS晶体管M12和第十三NMOS晶体管M13构成两级运算放大器的差分输入级放大器，第十四PMOS晶体管M14、第十五PMOS晶体管M15、第十六NMOS晶体管M16和第十七NMOS晶体管M17分别构成两个单级共源极运算放大器，作为两级运算放大器的输出级放大器。

放大器电路启动时，差分信号分别从差分输入端IN1和IN2输入，经运算放大器的差分输入级放大器放大后，从第十一PMOS晶体管M11的漏极和第十二PMOS晶体管M12的漏极输出，输出信号分别从第十四PMOS晶体管M14的栅极和第十五PMOS晶体管M15的栅极输入经运算放大器的输出级放大器再次放大后，从放大器的输出端OUT1和OUT2输出，单极输出级放大器对差分输入信号进行再次放大，同时增大输出信号的输出摆幅。

本实施方式中，偏置电流源电路产生的电流值I_b如式(2)所示：

其中，V_T为热电势，n为第一PNP晶体管Q1与第二PNP晶体管Q2的集电结面积的比值，W₁₉为第十九PMOS晶体管M19的沟道宽度，L₁₉为第十九PMOS晶体管M19的沟道长度，W₂₀为第二十PMOS晶体管M20的沟道宽度，L₂₀为第二十PMOS晶体管M20的沟道长度，R₂₅为第十七电阻R25的电阻值。

通过调节第十九PMOS晶体管M19的沟道宽长比与第二十PMOS晶体管M20的沟道宽长比的比值输出满足要求的直流偏置电流值，为放大器提供正确的静态工作点。

本实施方式中，第一二阶低通滤波器LPF1中，第一放大器A1的负输出端14通过第三电阻R3连接第一放大器A1的正输入端11形成负反馈，第一放大器A1的正输出端13通过第四电阻R4连接第一放大器A1的负输入端12形成负反馈；第二放大器A2的正输出端17通过第七电阻R7连接第一放大器A1的正输入端11形成负反馈，第二放大器A2的负输出端18通过第八电阻R8连接第一放大器A1的负输入端12形成负反馈。该反馈结构改变输出端的共模直流电平值，使其偏离放大器正常工作的直流偏置范围，为解决该问题设计共模反馈电路将放大器的输出直流电平值稳定在正常工作范围内。

通过调节直流偏置电压和器件参数值，使共模反馈出电压Vbcm满足放大器指标要求，如果第一放大器A1的输出直流电压受负反馈影响发生变化ΔV1，共模反馈输出电压Vbcm的值便会向相反的方向变化ΔV2，该变化分别从第十一PMOS晶体管M11的栅极、第十二PMOS晶体管M12的栅极传递至输出端，相当于输入信号ΔV2经过两级放大器反相放大后在输出端产生输出信号AΔV2，其中，A为第一放大器A1的放大倍数，调节MOS参数使AΔV2与ΔV1相位相反，大小近似相等，抵消掉负反馈对输出直流电压造成的影响。

第二放大器A2、第三放大器A3、第四放大器A4、第五放大器A5、第六放大器A6中两级运算放大器、偏置电路和共模反馈电路的工作原理与第一放大器A1中两级运算放大器、偏置电路和共模反馈电路的工作原理相同。

本实施方式中，信道选择滤波器支持UHF-RFID读写器两种接收数据速率，在多读写器环境下接收数据速率为64kb/s，在单读写器环境下接收数据率为640kb/s，考虑20％的频偏，信道选择滤波器的带宽可在在154kHz和1.54MHz之间选择。同时，ISO 18000-6C协议规定，多读写器环境下邻道泄漏比为-20dBc，密集读写器环境下邻道泄漏比为-30dBc，GB/T29768-2013协议规定，读写器邻道泄漏比为-40dBc，为满足两种协议下的邻道抑制比要求，信道选择滤波器在二倍信道带宽处的带外抑制可在25dB和45dB之间调节。

本实施方式中，滤波器由三级二阶LPF滤波器组成，每级二阶LPF滤波器中的无源电阻值、开关阵列电容值或无源电容值，沿水平中线对称相等，即在第一二阶低通滤波器LPF1中，R₁＝R₂、R₃＝R₄、R₅＝R₆、R₇＝R₈，C_S1＝C_S2、C_S3＝C_S4，在第二二阶低通滤波器LPF2中，R₉＝R₁₀、R₁₁＝R₁₂、R₁₃＝R₁₄、R₁₅＝R₁₆，C_S5＝C_S6、C_S7＝C_S8，在第三二阶低通滤波器LPF3中，R₁₇＝R₁₈、R₁₉＝R₂₀、R₂₁＝R₂₂、R₂₃＝R₂₄，C₃＝C₄、C₅＝C₆，其中C_S1～C_S8为开关阵列S1～S8的电容值。

本实施方式中，每种数据速率下，各级二阶LPF滤波器中开关阵列的控制端b7、b8，同步输入相同的信号值。数据速率为64kb/s时，控制端b7、b8输入信号值为11，根据开关阵列实施原理可知，开关阵列S1～S8的电容值为开关阵列中两个支路电容值的和，信道选择滤波器的带宽为154kHz；数据速率为640kb/s时，控制端b7、b8输入信号值为10，根据开关阵列实施原理可知，开关阵列S1～S8的电容值为开关阵列中导通支路的电容值，信道选择滤波器的带宽为1.54MHz。不同数据速率下，输入控制信号控制开关断开、闭合选择不同的电容值，实现滤波器的带宽调节。

本实施方式中，各级二阶LPF滤波器级联后的带宽根据不同的数据速率表现为154kHz及1.54MHz，但是为了平衡信道选择滤波器的截止频率、带内平坦度、品质因素及开关阵列总电容值等多项指标，每级二阶LPF滤波器的带宽各不相同，因此每级二阶LPF滤波器开关阵列的电容值不同，第一二阶低通滤波器LPF1的带宽f₁计算公式如式(3)所示：

为实施方便，并且不影响电路性能，可以令R₅、R₇电阻值相等，即R₅＝R₇＝R₀，C_S1＝C_S3＝C_S0，则第一二阶低通滤波器LPF1的截止频率f₁计算公式可如式(4)所示：

根据公式(4)可知，调节二阶低通滤波器的开关阵列电容值发生变化，二阶低通滤波器的截止频率值随之变化，

第二二阶低通滤波器LPF2的带宽f₂如公式(5)所示：

第一二阶滤波器带宽f₁与第二二阶滤波器的带宽f₂不相等，则R₁₃＝R₁₅＝R′₀，C_S1＝C_S3＝C′_S0则第一二阶低通滤波器LPF2的带宽f₂计算公式可如式(6)所示：

第三二阶低通滤波器LPF3的带宽如公式(5)所示：

同理，第三二阶滤波器的带宽f₃与第一二阶滤波器带宽f₁、第二二阶滤波器的带宽f₂不相等，则R₂₁＝R₂₃＝R″₀，C₃＝C₅＝C″_S0，第三二阶低通滤波器LPF3的带宽f₃计算公式可如式(6)所示：

本实施方式中，单读写器环境下，数据速率为640kb/s，此时邻道泄漏比要求较低，信道选择滤波器带外抑制比为25dB，控制端b1、b2、b3、b4、b5、b6输入控制信号001100，第一NMOS晶体管M1、第二NMOS晶体管M2断开，第三NMOS晶体管M3、第四NMOS晶体管M4闭合，第五NMOS晶体管M5、第六NMOS晶体管M6断开，在该状态下，信道选择滤波器为两级二阶LPF滤波器级联构成的四阶LPF滤波器；在ISO 18000-6C协议多读写器环境下，数据速率为64kb/s，此时邻道泄漏比要求较低，为-20dBc，信道选择滤波器带外抑制比为25dB，控制端b1、b2、b3、b4、b5、b6输入控制信号001100，第一NMOS晶体管M1、第二NMOS晶体管M2断开，第三NMOS晶体管M3、第四NMOS晶体管M4闭合，第五NMOS晶体管M5、第六NMOS晶体管M6断开，在该状态下，信道选择滤波器为两级二阶LPF滤波器级联构成的四阶LPF滤波器；在GB/T29768-2013协议多读写器环境下或者ISO 18000-6C协议密集读写器环境下，数据速率为64kb/s，此时邻道泄漏比要求较高，分别为-40dBc、-30dBc，信道选择滤波器带外抑制比为45dB，控制端b1、b2、b3、b4、b5、b6输入控制信号110011，第一NMOS晶体管M1、第二NMOS晶体管M2闭合，第三NMOS晶体管M3、第四NMOS晶体管M4断开，第五NMOS晶体管M5、第六NMOS晶体管M6闭合，在该状态下，信道选择滤波器为三级二阶LPF滤波器级联构成的六阶LPF滤波器。其中由三级二阶LPF滤波器级联构成的六阶LPF滤波器仅在数据速率为64kb/s，信道选择滤波器带外抑制比为45dB时应用，因此在第三二阶LPF滤波器LPF3不采用开关阵列，而直接应用无源电容。

本实施方式中，信道选择滤波器控制信号，每种信号状态对应选择的参数值以及参数值下各级二阶LPF滤波器典型的电容值如表1所示。

表1双协议UHF-RFID读写器信道选择滤波器参数表

Claims (6)

1.一种支持双协议的UHF-RFID读写器信道选择滤波器，其特征在于，包括第一二阶低通滤波器、第二二阶低通滤波器、第三二阶低通滤波器、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管和第六NMOS晶体管；

所述第一二阶低通滤波器的正输入端作为差分信号的正输入端，所述第一二阶低通滤波器的负输入端作为差分信号的负输入端，所述第一二阶低通滤波器的正输出端连接第二二阶低通滤波器的正输入端，所述第一二阶低通滤波器的负输出端连接第二二阶低通滤波器的负输入端，所述第二二阶低通滤波器的正输出端连接第一NMOS晶体管的漏极和第三NMOS晶体管的漏极，所述第二二阶低通滤波器的负输出端连接第二NMOS晶体管的漏极和第四NMOS晶体管的漏极，所述第一NMOS晶体管的源极连接第三二阶低通滤波器的正输入端，所述第二NMOS晶体管的源极连接第三二阶低通滤波器的负输入端，所述第三NMOS晶体管的源极连接第五NMOS晶体管的源极，所述第三NMOS晶体管的源极和第五NMOS晶体管的源极的连接端作为差分信号的正输出端，所述第四NMOS晶体管的源极连接第六NMOS晶体管的源极，所述第四NMOS晶体管的源极和第六NMOS晶体管的源极的连接端作为差分信号的负输出端，所述第三二阶低通滤波器的正输出端连接第五NMOS晶体管的漏极，所述第三二阶低通滤波器的负输出端连接第六NMOS晶体管的漏极，所述第一NMOS晶体管的栅极、第二NMOS晶体管的栅极、第三NMOS晶体管的栅极、第四NMOS晶体管的栅极、第五NMOS晶体管的栅极、第六NMOS晶体管的栅极分别作为开关的控制端；

所述第一二阶低通滤波器包括：第一放大器、第二放大器、第一开关阵列、第二开关阵列、第三开关阵列、第四开关阵列、第一无源电阻、第二无源电阻、第三无源电阻、第四无源电阻、第五无源电阻、第六无源电阻、第七无源电阻、第八无源电阻；

所述第二二阶低通滤波器包括：第三放大器、第四放大器、第五开关阵列、第六开关阵列、第七开关阵列、第八开关阵列、第九无源电阻、第十无源电阻、第十一无源电阻、第十二无源电阻、第十三无源电阻、第十四无源电阻、第十五无源电阻和第十六无源电阻；

所述第三二阶低通滤波器包括：第五放大器、第六放大器、第三无源电容、第四无源电容、第五无源电容、第六无源电容、第十七无源电阻、第十八无源电阻、第十九无源电阻、第二十无源电阻、第二十一无源电阻、第二十二无源电阻、第二十三无源电阻和第二十四无源电阻；

所述第一无源电阻的一端作为第一二阶低通滤波器的正输入端，所述第一无源电阻的另一端连接第一放大器的正输入端、第一开关阵列的输入端、第三无源电阻的一端和第七无源电阻的一端，所述第一放大器的负输出端连接第一开关阵列的输出端、第三无源电阻的另一端和第五无源电阻的一端，所述第五无源电阻的另一端连接第二放大器的正输入端和第三开关阵列的输入端，所述第二放大器的负输出端连接第三开关阵列的输出端和第八无源电阻的一端，并作为第一二阶低通滤波器的正输出端，所述第二无源电阻的一端作为第一二阶低通滤波器的负输入端，所述第二无源电阻的另一端连接第一放大器的负输入端、第二开关列阵的一端、第四无源电阻的一端和第八无源电阻的另一端，所述第一放大器的正输出端连接第二开关阵列的输出端、第四无源电阻的另一端和第六无源电阻的一端，所述第六无源电阻的另一端连接第二放大器的负输入端和第四开关阵列的输入端，所述第二放大器的正输出端连接第四开关阵列的输出端和第七无源电阻的另一端，并作为第一二阶低通滤波器的负输出端；

所述第九无源电阻的一端作为第二二阶低通滤波器的正输入端，所述第九无源电阻的另一端连接第三放大器的正输入端、第五开关阵列的输入端、第十一无源电阻的一端和第十五无源电阻的一端，所述第三放大器的负输出端连接第五开关阵列的输出端、第十一无源电阻的另一端和第十三电阻的一端，所述第十三电阻的另一端连接第四放大器的正输入端和第七开关阵列的输入端，所述第四放大器的负输出端连接第七开关阵列的输出端和第十六无源电阻的一端，并作为第二二阶低通滤波器的正输出端，所述第十无源电阻的一端作为第二二阶低通滤波器的负输入端，所述第十无源电阻的另一端连接第三放大器的负输入端、第六开关阵列的输入端、第十二无源电阻的一端和第十六电阻的另一端，所述第三放大器的正输出端连接第六开关阵列的输出端、第十二无源电阻的另一端和第十四无源电阻的一端，第十四无源电阻的另一端连接第四放大器的负输入端和第八开关阵列的输入端，所述第四放大器的正输出端连接第八开关阵列的输出端和第十五无源电阻的另一端，并作为第二二阶低通滤波器的负输出端；

所述第十七无源电阻的一端作为第三二阶低通滤波器的正输入端，所述第十七无源电阻的另一端连接第五放大器的正输入端、第三无源电容的一端、第十九无源电阻的一端和第二十三无源电阻的一端，所述第五放大器的负输出端连接第三无源电容的另一端、第十九无源电阻的另一端和第二十一无源电阻的一端，所述第二十一无源电阻的另一端连接第六放大器的正输入端和第五无源电容的一端，所述第六放大器的负输出端连接第五无源电容的另一端和第二十四无源电阻的一端，并作为第三二阶低通滤波器的正输出端，所述第十八无源电阻的一端作为第三二阶低通滤波器的负输入端，所述第十八无源电阻的另一端连接第五放大器的负输入端、第四无源电容的一端、第二十无源电阻的一端和第二十四电阻的另一端，所述第五放大器的正输出端连接第四无源电容的另一端、第二十无源电阻的另一端和第二十二无源电阻的一端，第二十二无源电阻的另一端连接第六放大器的负输入端和第六无源电容一端，所述第六放大器的正输出端连接第六无源电容的另一端和第二十三无源电阻的另一端，并作为第三二阶低通滤波器的负输出端。

2.根据权利要求1所述的支持双协议的UHF-RFID读写器信道选择滤波器，其特征在于，所述第一开关阵列、第二开关阵列、第三开关阵列、第四开关阵列、第五开关阵列、第六开关阵列、第七开关阵列和第八开关阵列结构相同，两个NMOS晶体管和两个电容组成；

所述各个开关阵列的连接关系如下：

所述第七NMOS晶体管的漏极连接第八NMOS晶体管的漏极，并作为开关阵列的输入端，所述第七NMOS晶体管的源极连接第一电容的一端，所述第八NMOS晶体管的源极连接第二电容的一端，所述第一电容的另一端连接第二电容的另一端，并作为开关阵列的输出端，所述第七NMOS晶体管的栅极、第八NMOS晶体管的栅极分别作为开关阵列的控制端。

3.根据权利要求1所述的支持双协议的UHF-RFID读写器信道选择滤波器，其特征在于，所述第一放大器、第二放大器、第三放大器、第四放大器、第五放大器和第六放大器结构相同，均包括偏置电流源电路、两级运算放大器、共模反馈电路；

所述偏置电流源电路、两级运算放大器和共模反馈电路依次连接。

4.根据权利要求3所述的支持双协议的UHF-RFID读写器信道选择滤波器，其特征在于，所述两级运算放大器包括：第九NMOS晶体管、第十NMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管、第十三NMOS晶体管、第十四PMOS晶体管、第十五PMOS晶体管、第十六NMOS晶体管、第十七NMOS晶体管、第十八NMOS晶体管、第七电容和第八电容；

所述第九NMOS晶体管的栅极作为放大器的正输入端，所述第九NMOS晶体管的漏极连接第十一PMOS晶体管的漏极、第十四PMOS晶体管的栅极和第七电容的一端，所述第九NMOS晶体管的源极连接第十三NMOS晶体管的漏极和第十NMOS晶体管的源极，所述第十NMOS晶体管的栅极作为放大器的负输入端，所述第十NMOS晶体管的漏极连接第十二PMOS晶体管的漏极、第十五PMOS晶体管的栅极和第八电容的一端，所述第十一PMOS晶体管的栅极连接第十二PMOS晶体管的栅极和共模反馈电路的输出端，所述第十三NMOS晶体管的栅极连接第十六NMOS晶体管的栅极、第十七NMOS晶体管的栅极、第十八NMOS晶体管的栅极和偏置电流源电路的输出端，所述第十三NMOS晶体管的源极、第十六NMOS晶体管的源极、第十七NMOS晶体管的源极和第十八NMOS晶体管的源极接地，所述第十四PMOS晶体管的漏极连接第七电容的另一端、第十六NMOS晶体管的漏极和共模反馈电路的正输入端，并作为放大器的正输出端，所述第十五PMOS晶体管的漏极连接第八电容的另一端、第十七NMOS晶体管的漏极和共模反馈电路的负输入端，并作为放大器的负输出端，所述第十一PMOS晶体管的源极、第十二PMOS晶体管的源极、第十四PMOS晶体管的源极和第十五PMOS晶体管的源极连接电源端VDD。

5.根据权利要求3或4所述的支持双协议的UHF-RFID读写器信道选择滤波器，其特征在于，所述偏置电流源电路包括：第十九PMOS晶体管、第二十PMOS晶体管、第二十一PMOS晶体管、第二十二NMOS晶体管、第二十三NMOS晶体管、第一PNP晶体管、第二PNP晶体管和第二十五电阻；

所述第十九PMOS晶体管的栅极连接第二十PMOS晶体管的栅极、第二十PMOS晶体管的漏极、第二十一PMOS晶体管的栅极和第二十二NMOS晶体管的漏极，所述第十九PMOS晶体管的漏极作为偏置电流源电路的输出端，所述第十九PMOS晶体管的源极、第二十PMOS晶体管的源极和第二十一PMOS晶体管的源极连接电源端VDD，所述第二十一PMOS晶体管的漏极连接第二十三NMOS晶体管的漏极、第二十三NMOS晶体管的栅极和第二十二NMOS晶体管的栅极，所述第二十二NMOS晶体管的源极连接第二十五电阻的一端，所述第二十五电阻的另一端连接第一PNP晶体管的发射极，所述第二十三NMOS晶体管的源极连接第二PNP晶体管的发射极，所述第一PNP晶体管的基极、集电极接地，第二PNP晶体管的基极、集电极接地。

6.根据权利要求3或4所述的支持双协议的UHF-RFID读写器信道选择滤波器，其特征在于，所述共模反馈电路包括：第二十四PMOS晶体管、第二十五PMOS晶体管、第二十六PMOS晶体管、第二十七PMOS晶体管、第二十八PMOS晶体管、第二十九PMOS晶体管、第三十NMOS晶体管和第三十一NMOS晶体管；

所述第二十四PMOS晶体管的栅极连接第二十五PMOS晶体管的栅极，并作为偏置电压输入端连接外接直流偏置电压源，所述第二十四PMOS晶体管的源极和第二十五PMOS晶体管的源极连接电源端VDD，所述第二十四PMOS晶体管的漏极连接第二十六PMOS晶体管的源极和第二十七PMOS晶体管的源极，所述第二十五PMOS晶体管的漏极连接第二十八PMOS晶体管的源极和第二十九PMOS晶体管的源极，所述第二十六PMOS晶体管的栅极作为共模反馈电路的正输入端，所述第二十六PMOS晶体管的漏极连接第二十九PMOS晶体管的漏极、第三十一NMOS晶体管的栅极和第三十一NMOS晶体管的漏极，所述第二十七PMOS晶体管的栅极连接第二十八PMOS晶体管的栅极，并作为共模反馈电路的输出端，所述第二十七PMOS晶体管的漏极连接第二十八PMOS晶体管的漏极、第三十NMOS晶体管的栅极和第三十NMOS晶体管的漏极，所述第二十九PMOS晶体管的栅极作为共模反馈电路的负输入端，所述第三十NMOS晶体管的源极和第三十一NMOS晶体管的源极接地。