CN106788919A - 一种网格化接收机中自适应截位iq数据实时监测实现方法 - Google Patents

Abstract

本发明涉及一种网格化接收机中自适应截位IQ数据实时监测实现方法，启动监测任务之前FPGA内所有存储器及其寄存器处于复位状态，开启监测任务，IQ数据同时进入数据存储单元A、帧长度计算单元、截位计算单元，并发的执行其余步骤。本发明通过自适应截取位数，减少传输数据量，减少传输时间，提高传输效率，并通过在FPGA内部对数据进行截位处理，减少传输同等提高传输效率极其计算效率速度快，一个时钟周期之内就可以做出判断帧数据的截断位。

Description

一种网格化接收机中自适应截位IQ数据实时监测实现方法

技术领域

本发明涉及无线电监测技术领域，具体说来是一种网格化接收机中自适应截位IQ数据实时监测实现方法。

背景技术

在无线电监测中，IQ数据包含所测量的无线电信号的许多信息，获得IQ数据是网格化无线电监测接收机的主要功能之一。后续频谱分析、解调、调制质量、TDOA都是基于IQ数据。

当输入信号的功率较小时，IQ数据的高位没有被有效的利用起来，同时受网络传输速度的影响，如果全部传输会影响，数据量较大，会影响数据传输的实时性和后续计算的速度。对IQ数据的进行有效的截位可有效提高FPGA与CPU之间传输的实时性和后续计算分析的速度。如果只传输高16位，会影响后面信号分析的精度；如果只传输低16位，会导致分析的错误。

现有技术存在的缺点有：1.耗时间、传输所有位数的数据，增加传输量，耗费时间；2.速度慢、在嵌入式处里面对所有的数据进行计算，增加计算时间，由于嵌入式处理器是串行的执行指令，会进一步减少可用于数据的传输时间。

发明内容

本发明的目的在于提供一种网格化接收机中自适应截位IQ数据实时监测实现方法，IQ数据能够随输入信号的强弱而自动截断来提高分析质量和传输效率，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供一种网格化接收机中自适应截位IQ数据实时监测实现方法，包括以下步骤：

步骤一：启动监测任务之前FPGA内所有存储器及其寄存器处于复位状态，开启监测任务，IQ数据同时进入数据存储单元A、帧长度计算单元、截位计算单元，并发的执行步骤二至步骤八；

步骤二：根据新数据使能将32bit的IQ数据存储到数据存储单元A中；

步骤三：帧长度单元启动一个计数器，用于记录已生成的IQ数据的数量，将该计数器初值置为零，来一对有效IQ数据，计数器加1，计数到帧长度N进行清零循环计数，每计N个数产生一个帧标识符号；

步骤四：IQ数据是32bit有符号数，截位计算单元计算每一对IQ数据所需要截取的位数a，并将N个截位数{a1，a2，......an}连续的送入帧截断计算单元；

步骤五：帧截断计算单元将一帧{a1，a2，......an}中的最小值a_min作为帧截位数存储到帧截位寄存器；

步骤六：中断产生单元根据步骤三中的帧标识符号产生中断信号发给嵌入式处理器，嵌入式响应到中断信号需反馈给FPGA，FPGA将中断信号拉低，等待下一个帧标识符；

步骤七：根据步骤三中的帧标识读取数据存储A中的IQ数据，按照帧截位数将32bit的IQ数据截取16bit的存储到数据存储单元B中；

步骤八：嵌入式处理器响应中断产生单元的中断，顺序的处理第1步、第2步和第3步：第1步、对中断信号进行响应并把响应结果反馈给中断处理单元；第2步、读取帧截位寄存器中的存储的帧截位数；第3步读取数据存储器中的16bit的IQ数据。

上述技术方案中，所述步骤四中，帧截断计算单元通过优先同时判断I路与Q路的相邻的两位是否相同，分别判断I路、Q路的第32位与第31位是否相同，如果I路和Q路中有一路不相同则截位数为0，如果两路都相同，则继续判断31位与30位是否相同，如果不同则截位数为1，如果两路都相同，则继续判断，依次类推，在这些情况存在优先级的条件下，实现在一个时钟周期内计算出截位数。

上述技术方案中，数据存储单元A与数据存储单元B设计成同时可读又可写的存储器，数据存数单元A，存满一帧之后根据截位信息开始读，读比写延迟一个帧周期，数据存数单元A的存储深度是帧长N的两倍。

上述技术方案中，中断的产生和存储单元B开始存储数据都是在第一帧的帧标识符号产生以后并发执行的，嵌入式处理器顺序执行三个步骤：一、响应中断二、读取帧截位数，然三、读取存储单元B中截位后的IQ数据。

上述技术方案中，在FPGA中设置带有优先级并行选择的电路实现：优先同时判断，优先判断高位再判断低位。

受发射距离的远近及其他因素的影响，网格化无线电监测接收机接收到的信号的功率变化较大，IQ数据的幅度分辨率要求32bit。当输入信号的功率较小时，IQ数据的高位没有被有效的利用起来，为了后续分析计算的方便和提高实时传输的效率，需要选择性的对IQ数据作截位处理。本发明提出的一种网格化接收机中自适应截位IQ数据实时监测实现方法，IQ数据能够随输入信号的强弱而自动截断来提高分析质量和传输效率。

与现有技术相比，本发明具有以下优点：

节约传输时间：通过自适应截取位数，减少传输数据量，减少传输时间，提高传输效率。

速度快：通过在FPGA内部对数据进行截位处理，减少传输同等提高传输效率极其计算效率速度快，一个时钟周期之内就可以做出判断帧数据的截断位。

附图说明

图1为本发明的方法原理图。

具体实施方式

为便于更好的理解本发明的目的、特征以及功效等，现结合附图和具体实施例对本发明作进一步的详细描述。

如图1所示的网格化接收机中自适应截位IQ数据实时监测实现方法示意图，网格化接收机中自适应截位IQ数据实时监测实现方法，模拟中频数据经过AD采样、数字下变频和抽取滤波之后得不同分析带宽的IQ数据，本发明主要针对IQ数据进行的自适应截位处理，实现步骤如下：

第一步，启动监测任务之前FPGA内所有存储器及其寄存器处于复位状态，开启监测任务，IQ数据同时进入数据存储单元A、帧长度计算单元、截位计算单元，并发的执行以下步骤：

第二步，根据数据有效使能将32bit的IQ数据存储到数据存储单元A中；

第三步，帧长度单元启动一个计数器，用于记录已生成的IQ数据的数量，将该计数器初值置为零；

第三步，有IQ数据，计数器加1，计数到帧长度N进行清零循环计数，每计N个数产生一个帧标识符号，来一对有效IQ数据，计数器加1，计数到帧长度N进行清零循环计数，每计N个数产生一个帧标识符号；

第四步，IQ数据是32bit有符号数，截位计算单元计算每一对IQ数据所需要截取的位数a，并将N个截位数{a1，a2，......an}连续的送入帧截断计算单元；

第五步，帧截断计算单元将一帧{a1，a2，......an}中的最小值a_min作为帧截位数存储到帧截位寄存器；

第六步，中断产生单元根据步骤三中的帧标识符号产生中断信号发给嵌入式处理器，嵌入式响应到中断信号需反馈给FPGA，FPGA将中断信号拉低，等待下一个帧标识符；

第七步，根据步骤三中的帧标识读取数据存储A中的IQ数据，按照帧截位数将32bit的IQ数据截取16bit的存储到数据存储单元B中；

第八步，嵌入式处理器响应中断产生单元的中断，顺序的处理1.对中断信号进行响应并把响应结果反馈给中断处理单元；2.读取帧截位寄存器中的存储的帧截位数；3.读取数据存储器中的16bit的IQ数据。

本发明的方法，能够兼顾传输的实时性及其后续分析的准确度。

最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种网格化接收机中自适应截位IQ数据实时监测实现方法，其特征在于，包括以下步骤：

步骤一：启动监测任务之前FPGA内所有存储器及其寄存器处于复位状态，开启监测任务，IQ数据同时进入数据存储单元A、帧长度计算单元、截位计算单元，并发的执行步骤二至步骤八；

步骤二：根据新数据使能将32bit的IQ数据存储到数据存储单元A中；

步骤三：帧长度单元启动一个计数器，用于记录已生成的IQ数据的数量，将该计数器初值置为零，来一对有效IQ数据，计数器加1，计数到帧长度N进行清零循环计数，每计N个数产生一个帧标识符号；

步骤四：IQ数据是32bit有符号数，截位计算单元计算每一对IQ数据所需要截取的位数a，并将N个截位数{a1，a2，......an}连续的送入帧截断计算单元；

步骤五：帧截断计算单元将一帧{a1，a2，......an}中的最小值a_min作为帧截位数存储到帧截位寄存器；

步骤六：中断产生单元根据步骤三中的帧标识符号产生中断信号发给嵌入式处理器，嵌入式响应到中断信号需反馈给FPGA，FPGA将中断信号拉低，等待下一个帧标识符；

步骤七：根据步骤三中的帧标识读取数据存储A中的IQ数据，按照帧截位数将32bit的IQ数据截取16bit的存储到数据存储单元B中；

步骤八：嵌入式处理器响应中断产生单元的中断，顺序的处理第1步、第2步和第3步：第1步、对中断信号进行响应并把响应结果反馈给中断处理单元；第2步、读取帧截位寄存器中的存储的帧截位数；第3步读取数据存储器中的16bit的IQ数据。

2.如权利要求1所述的网格化接收机中自适应截位IQ数据实时监测实现方法，其特征在于，所述步骤四中，帧截断计算单元通过优先同时判断I路与Q路的相邻的两位是否相同，分别判断I路、Q路的第32位与第31位是否相同，如果I路和Q路中有一路不相同则截位数为0，如果两路都相同，则继续判断31位与30位是否相同，如果不同则截位数为1，如果两路都相同，则继续判断，依次类推，在这些情况存在优先级的条件下，实现在一个时钟周期内计算出截位数。

3.如权利要求1所述的网格化接收机中自适应截位IQ数据实时监测实现方法，其特征在于，数据存储单元A与数据存储单元B设计成同时可读又可写的存储器，数据存数单元A，存满一帧之后根据截位信息开始读，读比写延迟一个帧周期，数据存数单元A的存储深度是帧长N的两倍。

4.如权利要求1所述的网格化接收机中自适应截位IQ数据实时监测实现方法，其特征在于，中断的产生和存储单元B开始存储数据都是在第一帧的帧标识符号产生以后并发执行的，嵌入式处理器顺序地执行三个步骤：一、响应中断二、读取帧截位数，然三、读取存储单元B中截位后的IQ数据。

5.如权利要求2所述的网格化接收机中自适应截位IQ数据实时监测实现方法，其特征在于，在FPGA中设置带有优先级并行选择的电路实现：优先同时判断，优先判断高位再判断低位。