CN106782341B - 一种阵列基板、显示面板和显示装置 - Google Patents

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Abstract

本发明提供了一种阵列基板、显示面板和显示装置，包括m组数据线、至少一个第一数据驱动电路和至少一个第二数据驱动电路，每一组数据线包括多条数据线，且m大于或等于2；所述第一数据驱动电路和所述第二数据驱动电路分别设置在所述阵列基板相对的两侧；所述第一数据驱动电路用于向全部或部分所述数据线传输数据驱动信号，所述第二数据驱动电路用于向全部或部分所述数据线传输数据驱动信号，从而可以增大像素电极的充电速率或延长像素电极的充电时间，进而可以在刷新频率提高的情况下，将像素电极充电到设定的电压。

Description

一种阵列基板、显示面板和显示装置
技术领域
本发明涉及显示设备技术领域，更具体地说，涉及一种阵列基板、显示面板和显示装置。
背景技术
参考图1，图1为现有的一种显示装置中阵列基板的平面结构示意图，该阵列基板包括多条栅极线10、多条数据线11、多个子像素12、与所有的栅极线10相连的栅极驱动电路13、与所有的数据线11相连的数据驱动电路14和覆盖多个子像素12的公共电极，每个子像素12又包括薄膜晶体管和像素电极，该薄膜晶体管的栅极与栅极线10相连、源极与数据线11相连、漏极与像素电极相连。
其中，栅极驱动电路13用于向栅极线10依次传输扫描信号，以对子像素12进行逐行扫描；数据驱动电路14用于在每一行子像素12扫描的过程中，向数据线11传输数据驱动信号，以使数据线11将数据驱动信号传输至像素电极为像素电极充电，使得像素电极与公共电极之间形成控制液晶分子转向的电场，进而控制液晶显示装置的显示。
在上述显示装置的显示过程中，显示装置需按照一定的频率刷新图像，以实现画面的动态显示。其中，刷新频率越高，每秒内显示的图像帧数越多，每帧图像显示的时间越短，即每帧扫描时间越短，从而导致每帧扫描时间内各行子像素12的扫描时间越短，进而导致各条数据线11及其相连的像素电极的充电时间越短。一般情况下，显示装置的刷新频率是60Hz左右，但是，当显示装置应用于虚拟现实显示时，为了保证显示质量，其刷新频率需提高到120Hz左右，这就会导致像素电极的充电时间大大减少，从而很难将像素电极充电到设定的电压，进而影响显示装置的显示效果。
发明内容
有鉴于此，本发明提供了一种阵列基板、显示面板和显示装置，以在显示装置的刷新频率提高的情况下，仍能将像素电极充电到设定的电压。
为实现上述目的，本发明提供如下技术方案：
一种阵列基板，包括m组数据线、至少一个第一数据驱动电路和至少一个第二数据驱动电路，每一组数据线包括多条数据线，且m大于或等于2；
所述第一数据驱动电路和所述第二数据驱动电路分别设置在所述阵列基板相对的两侧；所述第一数据驱动电路用于向全部或部分所述数据线传输数据驱动信号，所述第二数据驱动电路用于向全部或部分所述数据线传输数据驱动信号。
一种显示面板，包括所述的阵列基板。
一种显示装置，包括所述的显示面板。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的阵列基板、显示面板和显示装置，包括至少一个第一数据驱动电路和至少一个第二数据驱动电路，第一数据驱动电路和第二数据驱动电路分别设置在阵列基板相对的两侧，并且，第一数据驱动电路向全部或部分数据线传输数据驱动信号，第二数据驱动电路向全部或部分数据线传输数据驱动信号，从而可以增大像素电极的充电速率或延长像素电极的充电时间，进而可以在刷新频率提高的情况下，将像素电极充电到设定的电压。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有的一种显示装置中阵列基板的平面结构示意图；
图2为本发明实施例提供的一种阵列基板的平面结构示意图；
图3为本发明实施例提供的另一种阵列基板的平面结构示意图；
图4为图2所示的阵列基板的一种数据驱动信号时序图；
图5为图2所示的阵列基板的另一种数据驱动信号时序图；
图6为图2所示的阵列基板的又一种数据驱动信号时序图；
图7为图2所示的阵列基板的另一种数据驱动信号时序图；
图8为本发明实施例提供的另一种阵列基板的平面结构示意图；
图9为图8所示的阵列基板的一种数据驱动信号时序图；
图10为图8所示的阵列基板的另一种数据驱动信号时序图；
图11为本发明实施例提供的另一种阵列基板的平面结构示意图；
图12为图11所示的阵列基板的一种数据驱动信号时序图；
图13为图11所示的阵列基板的另一种数据驱动信号时序图；
图14为本发明实施例提供的另一种阵列基板的平面结构示意图；
图15为图14所示的阵列基板的一种数据驱动信号时序图；
图16为本发明实施例提供的另一种阵列基板的平面结构示意图；
图17为图16所示的阵列基板的一种数据驱动信号时序图；
图18为本发明实施例提供的另一种阵列基板的平面结构示意图；
图19为图18所示的阵列基板的一种数据驱动信号时序图；
图20为本发明实施例提供的另一种阵列基板的平面结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的实施例提供了一种阵列基板，如图2所示，图2为本发明实施例提供的一种阵列基板的平面结构示意图，该阵列基板包括m组数据线、至少一个第一数据驱动电路20和至少一个第二数据驱动电路21，每一组数据线都包括多条数据线。
其中，第一数据驱动电路20和第二数据驱动电路21分别设置在阵列基板相对的两侧，并且，第一数据驱动电路20用于向全部或部分数据线传输数据驱动信号，第二数据驱动电路21用于向全部或部分数据线传输数据驱动信号。可选的，第一数据驱动电路20和第二数据驱动电路21分别设置在数据线如22a的两端，以便同一条数据线如22a可以同时与第一数据驱动电路20和第二数据驱动电路21电连接。
其中，m大于或等于2。可选的，m等于2或3。
当m等于3时，参考图2，3组数据线包括第一组数据线、第二组数据线和第三组数据线，第一组数据线包括多条数据线22a，第二组数据线包括多条数据线22b，第三组数据线包括多条数据线22c。第一数据驱动电路20的一个输出端S1向三条数据线22a、22b和22c依次传输数据驱动信号，第二数据驱动电路21的一个输出端S2向三条数据线22a、22b和22c依次传输数据驱动信号。
具体地，一行子像素的扫描时间t分为三个时段即第一时段、第二时段和第三时段，在第一时段，第一数据驱动电路20向时钟信号线CKB1传输控制信号控制开关B1导通，第一数据驱动电路20通过导通的开关B1向数据线22a传输数据驱动信号，在第二时段，第一数据驱动电路20向时钟信号线CKB2传输控制信号控制开关B2导通，第一数据驱动电路20通过导通的开关B2向数据线22b传输数据驱动信号，在第三时段，第一数据驱动电路20向时钟信号线CKB3传输控制信号控制开关B3导通，第一数据驱动电路20通过导通的开关B3向数据线22c传输数据驱动信号。
同样，第一时段，第二数据驱动电路21向时钟信号线CK1传输控制信号控制开关K1导通，第二数据驱动电路21通过导通的开关K1向数据线22a传输数据驱动信号，第二时段，第二数据驱动电路21向时钟信号线CK2传输控制信号控制开关K2导通，第二数据驱动电路21通过导通的开关K2向数据线22b传输数据驱动信号，第三时段，第二数据驱动电路21向时钟信号线CK3传输控制信号控制开关K3导通，第二数据驱动电路21通过导通的开关K3向数据线22c传输数据驱动信号。
当m等于2时，参考图3，图3为本发明实施例提供的另一种阵列基板的平面结构示意图，2组数据线包括第一组数据线和第二组数据线，第一组数据线包括多条数据线22a，第二组数据线包括多条数据线22b，第一数据驱动电路20的一个输出端S1向两条数据线22a和22b传输数据驱动信号，第二数据驱动电路21的一个输出端S2向两条数据线22a和22b传输数据驱动信号。
具体地，一行子像素的扫描时间t分为两个时段即第一时段和第二时段，在第一时段，第一数据驱动电路20向时钟信号线CKB1传输控制信号控制开关B1导通，第一数据驱动电路20通过导通的开关B1向数据线22a传输数据驱动信号，在第二时段，第一数据驱动电路20向时钟信号线CKB2传输控制信号控制开关B2导通，第一数据驱动电路20通过导通的开关B2向数据线22b传输数据驱动信号。
同样，第一时段，第二数据驱动电路21向时钟信号线CK1传输控制信号控制开关K1导通，第二数据驱动电路21通过导通的开关K1向数据线22a传输数据驱动信号，第二时段，第二数据驱动电路21向时钟信号线CK2传输控制信号控制开关K2导通，第二数据驱动电路21通过导通的开关K2向数据线22b传输数据驱动信号。
当然，本发明并不仅限于图2和图3所示的结构，在其他实施例中，第一数据驱动电路20的一个输出端S1可以向两条数据线传输数据驱动信号，第二数据驱动电路21的一个输出端S2可以向三条数据线传输数据驱动信号；或者，第一数据驱动电路20的一个输出端S1可以向三条数据线传输数据驱动信号，第二数据驱动电路21的一个输出端S2可以向两条数据线传输数据驱动信号。可选的，与第一数据驱动电路20的一个输出端S1相连的数据线的条数小于或等于阵列基板数据线的组数m，与第二数据驱动电路21的一个输出端S2相连的数据线的条数小于或等于阵列基板数据线的组数m。
在本发明的一个实施例中，如图2所示，第一数据驱动电路20向全部数据线传输数据驱动信号，第二数据驱动电路21向全部数据线传输数据驱动信号。也就是说，第一数据驱动电路20与所有的数据线22a、22b和22c电连接，第二数据驱动电路21与所有的数据线22a、22b和22c电连接，并且，第一数据驱动电路20向所有的数据线22a、22b和22c传输数据驱动信号，第二数据驱动电路21向所有的数据线22a、22b和22c传输数据驱动信号。
在一个实施方式中，参考图4，图4为图2所示的阵列基板的一种数据驱动信号时序图，第一数据驱动电路20和第二数据驱动电路21同时向m组数据线传输数据驱动信号。具体地，一行子像素的扫描时间t分为第一时段T10、第二时段T11和第三时段T12，在第一时段T10，第一数据驱动电路20和第二数据驱动电路21同时向第一组数据线即数据线22a传输数据驱动信号，在第二时段T11，第一数据驱动电路20和第二数据驱动电路21同时向第二组数据线即数据线22b传输数据驱动信号，在第三时段T12，第一数据驱动电路20和第二数据驱动电路21同时向第三组数据线即数据线22c传输数据驱动信号。
如图4所示，同一条数据线如22a可以同时接收第一数据驱动电路20和第二数据驱动电路21传输的数据驱动信号，即同一条数据线如22a不仅可以接收第一数据驱动电路20输入的充电电流，还可以接收第二数据驱动电路21输入的充电电流，从而使得数据线如22a及其相连的像素电极的充电电流增大、充电速率加快，即便在刷新速率提高、充电时间变短的情况下，仍能将像素电极充电到设定的电压。
在另一个实施方式中，第一数据驱动电路20按照一种顺序向m组数据线依次传输数据驱动信号，第二数据驱动电路21按照另一种顺序向m组数据线依次传输数据驱动信号。可选的，参考图5，图5为图2所示的阵列基板的另一种数据驱动信号时序图，第一时段T10至第三时段T12，第一数据驱动电路20按照第一组数据线、第二组数据线和第三组数据线的排列顺序依次传输数据驱动信号，第二数据驱动电路21按照第二组数据线、第三组数据线和第一组数据线的排列顺序依次传输数据驱动信号，即第一数据驱动电路20按照数据线22a、22b和22c的排列顺序依次传输数据驱动信号，第二数据驱动电路21按照数据线22b、22c和22a的排列顺序依次传输数据驱动信号，当然，本发明并不仅限于此，第一数据驱动电路20和第二数据驱动电路21还可以按照第一组数据线、第二组数据线和第三组数据线的其他排列顺序传输数据驱动信号，只要第一数据驱动电路20和第二数据驱动电路21的传输顺序不同即可。
如图5所示，虽然同一条数据线分时接收第一数据驱动电路20和第二数据驱动电路21传输的数据驱动信号，如数据线22a先接收第一数据驱动电路20传输的数据驱动信号、后接收第二数据驱动电路21传输的数据驱动信号，但是，数据线如22a及其相连的像素电极的充电时间等于第一时段T10和第三时段T12的时长之和，与现有技术相比，其充电时间被延长，从而可以将像素电极充电到设定的电压。
在图4和图5所示的时序图中，第一数据驱动电路20和第二数据驱动电路21向同一组数据线传输数据驱动信号的时长相等。即第一数据驱动电路20向第一组数据线即数据线22a传输数据驱动信号的时长等于第二数据驱动电路21向第一组数据线即数据线22a传输数据驱动信号的时长，第一数据驱动电路20向第二组数据线即数据线22b传输数据驱动信号的时长等于第二数据驱动电路21向第二组数据线即数据线22b传输数据驱动信号的时长，第一数据驱动电路20向第三组数据线即数据线22c传输数据驱动信号的时长等于第二数据驱动电路21向第三组数据线即数据线22c传输数据驱动信号的时长，当然，本发明并不仅限于此。
在另一个实施方式中，参考图6，图6为图2所示的阵列基板的又一种数据驱动信号时序图，第一数据驱动电路20和第二数据驱动电路21向同一组数据线传输数据驱动信号的时长不相等。即第一数据驱动电路20向第一组数据线即数据线22a传输数据驱动信号的时长与第二数据驱动电路21向第一组数据线即数据线22a传输数据驱动信号的时长不相等，第一数据驱动电路20向第二组数据线即数据线22b传输数据驱动信号的时长与第二数据驱动电路21向第二组数据线即数据线22b传输数据驱动信号的时长不相等，第一数据驱动电路20向第三组数据线即数据线22c传输数据驱动信号的时长与第二数据驱动电路21向第三组数据线即数据线22c传输数据驱动信号的时长不相等。
如图6所示，第一数据驱动电路20在第一时段T10、第二时段T11和第三时段T12分别向第一组数据线、第二组数据线和第三组数据线传输数据驱动信号；第二数据驱动电路21在第一时段T20、第二时段T21和第三时段T22分别向第一组数据线、第二组数据线和第三组数据线传输数据驱动信号，并且，第一时段T10和T20的时长不相等，第二时段T11和T21的时长不相等，第三时段T12和T22不相等。需要说明的是，第一时段T10、第二时段T11和第三时段T12的时长之和等于一行子像素的扫描时间t，第一时段T20、第二时段T21和第三时段T22的时长之和等于一行子像素的扫描时间t。
可选的，第一数据驱动电路20向任一组数据线传输数据驱动信号的时长等于第二数据驱动电路21向其他组数据线传输数据驱动信号的时长。例如，第一时段T10的时长等于第三时段T22的时长、第二时段T11的时长等于第一时段T20的时长、第三时段T12的时长等于第二时段T21的时长，或者，第一时段T10的时长等于第二时段T21的时长、第二时段T11的时长等于第三时段T22的时长、第三时段T12的时长等于第一时段T20的时长，当然，本发明并不仅限于此。
在另一个实施方式中，参考图7，图7为图2所示的阵列基板的另一种数据驱动信号时序图，第一数据驱动电路20从第一时刻t1开始给m组数据线传输数据驱动信号，第二数据驱动电路21从第二时刻t2开始给m组数据线传输数据驱动信号，即第一数据驱动电路20从第一时刻t1开始给第一组数据线即数据线22a、第二组数据线即数据线22b和第三组数据线即数据线22c传输数据驱动信号，第二数据驱动电路21从第二时刻t2开始给第一组数据线即数据线22a、第二组数据线即数据线22b和第三组数据线即数据线22c传输数据驱动信号。
其中，第一时刻t1与第二时刻t2之间的时长小于或者等于第一数据驱动电路20给一条数据线传输数据驱动信号的时长。并且，第一数据驱动电路20给任意一条数据线传输数据驱动信号的时长相等，第二数据驱动电路21给任意一条数据线传输数据驱动信号的时长相等。也就是说，第一数据驱动电路20向一条数据线传输数据驱动信号的时长等于其他与其相连的数据线中任意一条数据线传输数据驱动信号的时长，第二数据驱动电路21向一条数据线传输数据驱动信号的时长等于其他与其相连的数据线中任意一条数据线传输数据驱动信号的时长。
图5、图6和图7所示的第一数据驱动电路20和第二数据驱动电路21传输数据驱动信号的方式更加灵活，可以避免第一数据驱动电路20和第二数据驱动电路21难以严格同步向数据线传输数据驱动信号带来的驱动混乱的问题。
在本发明的另一个实施例中，如图8所示，图8为本发明实施例提供的另一种阵列基板的平面结构示意图，第一数据驱动电路20与部分数据线电连接，第二数据驱动电路21与全部数据线电连接，即第一数据驱动电路20向部分数据线传输数据驱动信号、第二数据驱动电路21向部分数据线传输数据驱动信号。可选的，第一数据驱动电路20向第二组数据线即数据线22b和第三组数据线即数据线22c传输数据驱动信号，第二数据驱动电路21向第一组数据线即数据线22a、第二组数据线即数据线22b和第三组数据线即数据线22c传输数据驱动信号。
参考图9，图9为图8所示的阵列基板的一种数据驱动信号时序图，第一时段T10，第一数据驱动电路20向第二组数据线即数据线22b传输数据驱动信号，第二时段T11，第一数据驱动电路20向第三组数据线即数据线22c传输数据驱动信号；第一时段T20，第二数据驱动电路21向第一组数据线即数据线22a传输数据驱动信号，第二时段T21，第二数据驱动电路21向第二组数据线即数据线22b传输数据驱动信号，第三时段T22，第二数据驱动电路21向第三组数据线即数据线22c传输数据驱动信号。需要说明的是，第一时段T10和第二时段T11的时长之和等于一行子像素的扫描时间t，第一时段T20、第二时段T21和第三时段T22的时长之和等于一行子像素的扫描时间t。
当第二数据驱动电路21按照数据线22a、22b和22c的顺序传输数据驱动信号时，与数据线22a相连的像素电极的充电电压与理论电压较为接近，这是因为在给与数据线22b和22c相连的像素电极充电的同时，由于控制每一个像素的开关(薄膜晶体管)没有关闭，因此，数据线22a上残留电荷会继续给像素电极充电。然而，与数据线22b和22c的相连的像素电极的充电电压与理论电压相差较大，特别地，与数据线22c相连的像素电极是最后充电，当第二数据驱动电路21传输完数据驱动信号后控制像素的所有开关立即关闭，故像素电极的实际充电电压与理论电压相差最大。基于此，本实施例中，进一步通过第一数据驱动电路20向数据线22b和22c充电。由于数据线22b和22c既接收第一数据驱动电路20的数据驱动信号，又接收第二数据驱动电路21的数据驱动信号，因此，该部分数据线的充电电流较大、充电速率较快，从而可以将该部分数据线相连的像素电极充电到设定的电压。并且，该部分数据线的充电时间被延长了，从而可以进一步提高与该部分数据线相连的像素电极的充电电压，进而更能够保证与该部分数据线相连的像素电极充电到设定的电压。
进一步地，参考图10，图10为图8所示的阵列基板的另一种数据驱动信号时序图，可相对缩短第二数据驱动电路21向部分数据线如数据线22b和22c传输数据驱动信号的时长、延长第二数据驱动电路21向其他数据线如数据线22a传输数据驱动信号的时长，即缩短第二时段T21和第三时段T22的时长、延长第一时段T20的时长，与现有技术相比，数据线22a、22b和22c即每条数据线的充电时间都被延长了，从而可以将所有的像素电极充电到设定的电压。此外，与现有技术相比，与第一数据驱动电路20相连的数据线的条数减少了，从而可以减小第一数据驱动电路20的尺寸、降低第一数据驱动电路20的功耗。
在本发明的另一个实施例中，如图11所示，图11为本发明实施例提供的另一种阵列基板的平面结构示意图，第一数据驱动电路20与全部数据线电连接，第二数据驱动电路21与部分数据线电连接，即第一数据驱动电路20向全部数据线传输数据驱动信号、第二数据驱动电路21向部分数据线传输数据驱动信号。可选的，第一数据驱动电路20第一组数据线即数据线22a、第二组数据线即数据线22b和第三组数据线即数据线22c传输数据驱动信号，第二数据驱动电路21向第二组数据线即数据线22b和第三组数据线即数据线22c传输数据驱动信号。
参考图12，图12为图11所示的阵列基板的一种数据驱动信号时序图，第一时段T10，第一数据驱动电路20向第一组数据线即数据线22a传输数据驱动信号，第二时段T11，第一数据驱动电路20向第二组数据线即数据线22b传输数据驱动信号，第三时段T12，第一数据驱动电路20向第三组数据线即数据线22c传输数据驱动信号；第一时段T20，第二数据驱动电路21向第二组数据线即数据线22b传输数据驱动信号，第二时段T21，第二数据驱动电路21向第三组数据线即数据线22c传输数据驱动信号。需要说明的是，第一时段T10、第二时段T11和第三时段T12的时长之和等于一行子像素的扫描时间t，第一时段T20和第二时段T21的时长之和等于一行子像素的扫描时间t。
同样，由于与第二数据驱动电路21相连的部分数据线如数据线22b和22c既接收第一数据驱动电路20的数据驱动信号，又接收第二数据驱动电路21的数据驱动信号，因此，该部分数据线如数据线22b和22c的充电电流较大、充电速率较快，从而可以将与该部分数据线相连的像素电极充电到设定的电压。并且，该部分数据线接收的第二数据驱动电路21的数据驱动信号时长较长，从而进一步提高了与该部分数据线相连的像素电极的充电电压，进而更能够保证像素电极充电到设定的电压。
进一步地，参考图13，图13为图11所示的阵列基板的另一种数据驱动信号时序图，可相对缩短第一数据驱动电路20向该部分数据线如数据线22b和22c传输数据驱动信号的时长、延长第一数据驱动电路20向其他数据线如数据线22a传输数据驱动信号的时长，即缩短第二时段T11和第三时段T12的时长、延长第一时段T10的时长，与现有技术相比，每条数据线的充电时间都有所延长，从而可以将所有的像素电极充电到设定的电压。此外，与现有技术相比，与第二数据驱动电路21相连的数据线的条数减少了，从而可以减小第二数据驱动电路21的尺寸、降低第二数据驱动电路21的功耗。
在图8和图11所示的结构中，可以通过调节第一数据驱动电路20或第二数据驱动电路21向任一数据线输出数据驱动信号的时长，来调节与该数据线相连的像素电极的充电时长，这种充电方式较灵活，更便于显示面板在不同领域的广泛应用。
在本发明的另一个实施例中，参考图14，图14为本发明实施例提供的另一种阵列基板的平面结构示意图，第一数据驱动电路20与部分数据线电连接，第二数据驱动电路21与部分数据线电连接，即第一数据驱动电路20向部分数据线传输数据驱动信号、第二数据驱动电路21向部分数据线传输数据驱动信号。其中，任意一条数据线都与第一数据驱动电路20和/或第二数据驱动电路21电连接。
可选的，至少一条数据线只有第一数据驱动电路20或者第二数据驱动电路21向其传输数据驱动信号。也就是说，至少一条数据线由第一数据驱动电路20或者第二数据驱动电路21向其传输数据驱动信号，其他数据线由第一数据驱动电路20和第二数据驱动电路21共同向其传输数据驱动信号。例如，数据线22c只有第二数据驱动电路21向其传输数据驱动信号，数据线22a由第一数据驱动电路20和第二数据驱动电路21共同向其传输数据驱动信号。
在一个实施方式中，第一数据驱动电路20向m组数据线中的j组数据线传输数据驱动信号，第二数据驱动电路21向m组数据线中剩余的m-j组数据线传输数据驱动信号，其中，j大于或等于1、小于m。可选的，j等于2，m等于3，如图14所示，j组数据线包括第一组数据线即数据线22a和第二组数据线即数据线22b，m-j组数据线包括第三组数据线即数据线22c。
参考图15，图15为图14所示的阵列基板的一种数据驱动信号时序图，第一时段T10，第一数据驱动电路20向第一组数据线即数据线22a传输数据驱动信号，第二时段T11，第一数据驱动电路20向第二组数据线即数据线22b传输数据驱动信号；第一时段T10和第二时段T11，第二数据驱动电路21向第三组数据线即数据线22c传输数据驱动信号。其中，第一时段T10和第二时段T11的时长之和等于一行子像素的扫描时间t。
可选的，第二数据驱动电路21向第三组数据线即数据线22c输入数据驱动信号的时长等于第一数据驱动电路20向第一组数据线即数据线22a或第二组数据线即数据线22b输入数据驱动信号的时长的两倍，即第一时段T10的时长等于第二时段T11的时长。当然，本发明并不仅限于此，在其他实施例中，第一时段T10的时长与第二时段T11的时长可以不相等。
在图14所示的结构中，与第一数据驱动电路20和第二数据驱动电路21相连的数据线的条数减少了，从而可以减少第一数据驱动电路20和第二数据驱动电路21的输出端，进而可以减小第一数据驱动电路20和第二数据驱动电路21的尺寸、降低第一数据驱动电路20和第二数据驱动电路21的功耗。并且，由于一行子像素的扫描时间t仅被分成了两个时段，因此，与现有技术中分成三个时段的方案相比，第一数据驱动电路20向数据线22a或22b传输数据驱动信号的时间被延长了，第二数据驱动电路21向数据线22c传输数据驱动信号的时间被延长了，从而即便在刷新速率提高、充电时间变短的情况下，仍能将像素电极充电到设定的电压。
在另一个实施方式中，参考图16，图16为本发明实施例提供的另一种阵列基板的平面结构示意图，第一数据驱动电路20向部分数据线传输数据驱动信号、第二数据驱动电路21向部分数据线传输数据驱动信号，并且，第一数据驱动电路20向m组数据线中的j组数据线传输数据驱动信号，第二数据驱动电路21向m组数据线中剩余的m-j组数据线以及j组数据线中的至少一组数据线传输数据驱动信号，其中，j大于或等于1、小于m。
可选的，j等于2，m等于3。其中，j组数据线包括第一组数据线即数据线22a和第二组数据线即数据线22b，m-j组数据线包括第三组数据线即数据线22c，j组数据线中的至少一组数据线包括第二组数据线即数据线22b。当然，在其他实施例中，j组数据线中的至少一组数据线还可以包括第一组数据线即数据线22a。如图17所示，第一数据驱动电路20向数据线22a和22b传输数据驱动信号、第二数据驱动电路21向数据线22b和22c传输数据驱动信号。
参考图17，图17为图16所示的阵列基板的一种数据驱动信号时序图，第一时段T10，第一数据驱动电路20向第一组数据线即数据线22a传输数据驱动信号、第二数据驱动电路21向第三组数据线即数据线22c传输数据驱动信号，第二时段T11，第一数据驱动电路20向第二组数据线即数据线22b传输数据驱动信号、第二数据驱动电路21向第二组数据线即数据线22b传输数据驱动信号。其中，第一时段T10和第二时段T11的时长之和等于一行子像素的扫描时间t。在本实施例中，对于第一数据驱动电路20而言，其先向第一组数据线即数据线22a传输数据驱动信号，再向第二组数据线即数据线22b传输数据驱动信号；对于第二数据驱动电路21而言，其先向第三组数据线即数据线22c传输数据驱动信号，再向第二组数据线即数据线22b传输数据驱动信号。不管是第一数据驱动电路20，还是第二数据驱动电路21，都是在最后时段(第二时段T11)给第二组数据线即数据线22b传输数据驱动信号，因此，如果只采用第一数据驱动电路20或第二数据驱动电路21都会使得与第二组数据线即数据线22b连接的像素电极容易产生充电不足现象，本实施例中，第一数据驱动电路20和第二数据驱动电路21同时给第二组数据线即数据线22b传输数据驱动信号，从而延长了充电时间，改善充电不足。
可选的，第一数据驱动电路20向第一组数据线即数据线22a传输数据驱动信号的时长等于第一数据驱动电路20向第二组数据线即数据线22b传输数据驱动信号的时长的两倍；第二数据驱动电路21向第三组数据线即数据线22c传输数据驱动信号的时长等于第二数据驱动电路21向第二组数据线即数据线22b传输数据驱动信号的时长的两倍。也就是说，第一时段T10的时长等于第二时段T11的时长的两倍，以使各个像素电极的充电时间相等。
在另一个实施方式中，参考图18，图18为本发明实施例提供的另一种阵列基板的平面结构示意图，第一数据驱动电路20向部分数据线传输数据驱动信号、第二数据驱动电路21向部分数据线传输数据驱动信号，并且，第一数据驱动电路20向m组数据线中的j组数据线和1组数据线的部分数据线传输数据驱动信号，第二数据驱动电路21向m组数据线中1组数据线中的其他数据线以及剩余的m-j-1组数据线传输数据驱动信号，其中，j大于或等于1、小于m。
可选的，j等于1，m等于3。其中，j组数据线包括第一组数据线即数据线22a，1组数据线的部分数据线包括第二组数据线中的部分数据线22b，m-j-1组数据线包括第三组数据线即数据线22c，1组数据线中的其他数据线包括第二组数据线中的其他数据线22b。可选的，1组数据线的部分数据线包括第二组数据线中的奇数条的数据线22b，1组数据线中的其他数据线包括第二组数据线中的偶数条的数据线22b。
参考图19，图19为图18所示的阵列基板的一种数据驱动信号时序图，第一数据驱动电路20的输出端S1a在第一时段T10向第一组数据线即数据线22a传输数据驱动信号、在第二时段T11向第二组数据线即数据线22b传输数据驱动信号，第一数据驱动电路20的输出端S1b在第一时段T10和第二时段T11向第一组数据线即数据线22a传输数据驱动信号；第二数据驱动电路21的输出端S2a在第一时段T10和第二时段T11向第三组数据线即数据线22c传输数据驱动信号，第二数据驱动电路21的输出端S2b在第一时段T10向第二组数据线即数据线22b传输数据驱动信号、在第二时段T11向第三组数据线即数据线22c传输数据驱动信号。
图16和18所示的结构，可以减小第一数据驱动电路20和第二数据驱动电路21的尺寸、降低第一数据驱动电路20和第二数据驱动电路21的功耗。并且，与现有技术相比，第一数据驱动电路20向数据线22a和22b传输数据驱动信号的时间被延长了，第二数据驱动电路21向数据线22b和22c传输数据驱动信号的时间被延长了，从而即便在刷新速率提高、充电时间变短的情况下，仍能将像素电极充电到设定的电压。
并且，在图16和图18所示的结构中，可以通过调节第一数据驱动电路20或第二数据驱动电路21向任一数据线输出数据驱动信号的时长，来调节与该数据线相连的像素电极的充电时长，这种充电方式较灵活，更便于显示面板在不同领域的广泛应用。
参考图20，图20为本发明实施例提供的另一种阵列基板的平面结构示意图，该阵列基板还包括多个子像素23、多条栅极线24、覆盖多个子像素23的公共电极和与所有栅极线24相连的栅极驱动电路25等。其中，每个子像素23包括薄膜晶体管和像素电极，该薄膜晶体管的栅极与栅极线24相连、源极与数据线22a、22b或22c相连、漏极与像素电极相连。
其中，在一个实施方式中，多个子像素23包括红色子像素、绿色子像素和蓝色子像素，并且，第一组数据线即数据线22a向一列红色子像素传输数据驱动信号、第二组数据线即数据线22b向一列绿色子像素传输数据驱动信号、第三组数据线即数据线22c向一列蓝色子像素传输数据驱动信号，当然，本发明并不仅限于此。
本发明实施例还提供了一种显示面板，该显示面板包括上述任一实施例提供的阵列基板。该显示面板可以为液晶显示面板，也可以为有机发光显示面板等，本发明并不仅限于此。
本发明实施例还提供了一种显示装置，该显示装置包括上述实施例提供的显示面板。
本发明实施例所提供的阵列基板、显示面板和显示装置，包括至少一个第一数据驱动电路和至少一个第二数据驱动电路，第一数据驱动电路和第二数据驱动电路分别设置在阵列基板相对的两侧，并且，第一数据驱动电路向全部或部分数据线传输数据驱动信号，第二数据驱动电路向全部或部分数据线传输数据驱动信号，从而可以增大像素电极的充电速率或延长像素电极的充电时间，进而可以在刷新频率提高的情况下，仍能将像素电极充电到设定的电压。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (14)

1.一种阵列基板，其特征在于，包括m组数据线、至少一个第一数据驱动电路和至少一个第二数据驱动电路，每一组数据线包括多条数据线，且m大于或等于2；
所述第一数据驱动电路和所述第二数据驱动电路分别设置在所述阵列基板相对的两侧；所述第一数据驱动电路用于向全部或部分所述数据线传输数据驱动信号，所述第二数据驱动电路用于向全部或部分所述数据线传输数据驱动信号；
所述第一数据驱动电路和所述第二数据驱动电路同时向所述m组数据线传输数据驱动信号；或者，所述第一数据驱动电路按照一种顺序向所述m组数据线依次传输数据驱动信号，所述第二数据驱动电路按照另一种顺序向所述m组数据线依次传输数据驱动信号。
2.根据权利要求1所述的阵列基板，其特征在于，所述m组数据线包括第一组数据线、第二组数据线和第三组数据线；
所述第一数据驱动电路按照第一组数据线、第二组数据线和第三组数据线的排列顺序依次传输数据驱动信号，所述第二数据驱动电路按照第二组数据线、第三组数据线和第一组数据线的排列顺序依次传输数据驱动信号。
3.根据权利要求1或2所述的阵列基板，其特征在于，所述第一数据驱动电路和所述第二数据驱动电路向同一组所述数据线传输数据驱动信号的时长不相等。
4.一种阵列基板，其特征在于，包括m组数据线、至少一个第一数据驱动电路和至少一个第二数据驱动电路，每一组数据线包括多条数据线，且m大于或等于2；
所述第一数据驱动电路和所述第二数据驱动电路分别设置在所述阵列基板相对的两侧；所述第一数据驱动电路用于向全部或部分所述数据线传输数据驱动信号，所述第二数据驱动电路用于向全部或部分所述数据线传输数据驱动信号；
所述第一数据驱动电路从第一时刻开始给所述m组数据线传输数据驱动信号，所述第二数据驱动电路从第二时刻开始给所述m组数据线传输数据驱动信号，所述第一时刻与所述第二时刻之间的时长小于或者等于所述第一数据驱动电路给一条所述数据线传输数据驱动信号的时长。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一数据驱动电路给任意一条所述数据线传输数据驱动信号的时长相等，所述第二数据驱动电路给任意一条所述数据线传输数据驱动信号的时长相等。
6.一种阵列基板，其特征在于，包括m组数据线、至少一个第一数据驱动电路和至少一个第二数据驱动电路，每一组数据线包括多条数据线，且m大于或等于2；
所述第一数据驱动电路和所述第二数据驱动电路分别设置在所述阵列基板相对的两侧；所述第一数据驱动电路用于向全部或部分所述数据线传输数据驱动信号，所述第二数据驱动电路用于向全部或部分所述数据线传输数据驱动信号；
所述第一数据驱动电路向所述m组数据线中的j组数据线传输数据驱动信号，所述第二数据驱动电路向所述m组数据线中剩余的m-j组数据线传输数据驱动信号，其中，j大于或等于1、小于m；
所述m组数据线包括第一组数据线、第二组数据线和第三组数据线；
所述j组数据线包括所述第一组数据线和所述第二组数据线，所述m-j组数据线包括所述第三组数据线。
7.根据权利要求6所述的阵列基板，其特征在于，所述第二数据驱动电路向所述第三组数据线输入数据驱动信号的时长等于所述第一数据驱动电路向所述第一组数据线或所述第二组数据线输入数据驱动信号的时长的两倍。
8.一种阵列基板，其特征在于，包括m组数据线、至少一个第一数据驱动电路和至少一个第二数据驱动电路，每一组数据线包括多条数据线，且m大于或等于2；
所述第一数据驱动电路和所述第二数据驱动电路分别设置在所述阵列基板相对的两侧；所述第一数据驱动电路用于向全部或部分所述数据线传输数据驱动信号，所述第二数据驱动电路用于向全部或部分所述数据线传输数据驱动信号；
所述第一数据驱动电路向所述m组数据线中的j组数据线传输数据驱动信号，所述第二数据驱动电路向所述m组数据线中剩余的m-j组数据线以及所述j组数据线中的至少一组数据线传输数据驱动信号，其中，j大于或等于1、小于m。
9.根据权利要求8所述的阵列基板，其特征在于，所述m组数据线包括第一组数据线、第二组数据线和第三组数据线；
所述j组数据线包括所述第一组数据线和所述第二组数据线，所述m-j组数据线包括所述第三组数据线，所述j组数据线中的至少一组数据线包括所述第二组数据线。
10.根据权利要求9所述的阵列基板，其特征在于，所述第一数据驱动电路向所述第一组数据线传输数据驱动信号的时长等于所述第一数据驱动电路向所述第二组数据线传输数据驱动信号的时长的两倍；
所述第二数据驱动电路向所述第三组数据线传输数据驱动信号的时长等于所述第二数据驱动电路向所述第二组数据线传输数据驱动信号的时长的两倍。
11.一种阵列基板，其特征在于，包括m组数据线、至少一个第一数据驱动电路和至少一个第二数据驱动电路，每一组数据线包括多条数据线，且m大于或等于2；
所述第一数据驱动电路和所述第二数据驱动电路分别设置在所述阵列基板相对的两侧；所述第一数据驱动电路用于向全部或部分所述数据线传输数据驱动信号，所述第二数据驱动电路用于向全部或部分所述数据线传输数据驱动信号；
所述第一数据驱动电路向所述m组数据线中的j组数据线和1组数据线的部分数据线传输数据驱动信号，所述第二数据驱动电路向所述m组数据线中所述1组数据线中的其他数据线以及剩余的m-j-1组数据线传输数据驱动信号，其中，j大于或等于1、小于m，m大于2。
12.根据权利要求11所述的阵列基板，其特征在于，所述m组数据线包括第一组数据线、第二组数据线和第三组数据线；
所述j组数据线包括所述第一组数据线，所述1组数据线的部分数据线包括所述第二组数据线中的部分数据线，所述m-j-1组数据线包括所述第三组数据线，所述1组数据线中的其他数据线包括所述第二组数据线中的其他数据线。
13.一种显示面板，其特征在于，包括权利要求1至12任一项所述的阵列基板。
14.一种显示装置，其特征在于，包括权利要求13所述的显示面板。
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