CN106571803A - 过欠压检测电路 - Google Patents
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Abstract
本发明揭示了一种过欠压检测电路，包括：过压参考基准电压源、欠压参考基准电压源、电源电压采集模块、逻辑电路模块、过欠压比较模块和锁存模块；逻辑电路模块包括二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；过欠压比较模块包括过压比较模块和欠压比较模块；过欠压检测电路将过压和欠压电路集成于一体，在过压及欠压点都有两个阈值电压，保证在过压和欠压阈值点附近也能稳定工作，另外本发明电路不同于现有主流技术通过反馈形成迟滞，因此响应速度大大提高。
Description
技术领域
本发明涉及到基于CMOS集成电路工艺的保护电路，特别涉及COMS集成电路过压和欠压进行检测的过欠压检测电路。
背景技术
CMOS集成电路是将预期实现的单个或者多个功能通过晶元(wafer)上制造的各种器件连接成电路来实现，CMOS集成电路自身器件都有特定的工作电压范围，如果给定电压超出这些器件的最大额定值往往会造成芯片不可逆转的损失；
为防止芯片遭到损坏或者由芯片异常工作而造成外围电路的损坏，通常需要设定相应安全的工作电压范围，如果给定电压过高或者过低，芯片可以通过自身电路进行保护。
现有的过压欠压电路虽然可以实现过压和欠压两种情况通过控制开关检测模块来保护主控芯片，但该电路容易受到噪声干扰，在过压以及欠压检测点频繁开启或关断模块，最终造成系统不稳定；
因此需要一种更稳定的可以保护过压欠压的保护电路。
发明内容
本发明的主要目的为提供一种基于CMOS集成电路工艺的过欠压检测电路。
本发明提出一种过欠压检测电路，包括：
过压参考基准电压源，判断是否过压的参考电压；
欠压参考基准电压源，判断是否欠压的参考电压；
电源电压采集模块，设有两个过压阈值电压采集点和两个欠压阈值电压采集点；
逻辑电路模块，包括二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；所述二输入或门逻辑电路OR1根据收到的两个置换信号判断并发送置换信号到下一级模块；所述二输入或门逻辑电路OR2根据收到的两个置换信号判断并发送置换信号到下一级模块；
过欠压比较模块，包括过压比较模块和欠压比较模块；过压比较模块将两个过压阈值与过压参考电压源比较并根据比较规则发送置换信号分别发送到二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；欠压比较模块将两个欠压阈值与欠压参考电压源比较并根据比较规则发送置换信号分别发送到二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；
锁存模块，根据二输入或门逻辑电路OR1和二输入或门逻辑电路OR2的置换信号和判断规则判断并将结果信号发出到下一级。
进一步地，阈值比例采集模块包括5个串联的分压电阻，依次分别为R1、R2、R3、R4和R5；
过压比较模块包括比较器Comp1和Comp2；
欠压比较模块包括比较器Comp3和Comp4；
过压参考基准电压源为Vref1；
欠压参考基准电压源为Vref2；
锁存模块为SF锁存器，SF锁存器对输入信号进行存储-更改-存储，包括输入端F和S及输出端Out；
电阻R1的两端分别连接于被测电源正极和比较器Comp1同相输入端；
电阻R2的两端分别连接于比较器Comp1同相输入端和比较器Comp2同相输入端，电阻R2的两端为两个过压阈值的比例采集点；
电阻R3的两端分别连接于比较器Comp2同相输入端和比较器Comp3反相输入端；
电阻R4的两端分别连接于比较器Comp3反相输入端和比较器Comp4反相输入端，电阻R4的两端为两个欠压阈值的比例采集点；
电阻R5的两端分别连接于比较器Comp4反相输入端和地；
比较器Comp1同相输入端与R1和R2相连的节点连接，反相输入端与参考电压Vref1相连，输出端与二输入或门逻辑电路OR1的输入端连接；
比较器Comp2同相输入端与R2和R3相连的节点连接，反相输入端与参考电压Vref1相连，输出端与二输入或门逻辑电路OR2的输入端连接；
比较器Comp3同相输入端与参考电压Vref2相连，反相输入端与R3和R4相连的节点连接，输出端与二输入或门逻辑电路OR2的另一个输入端连接；
比较器Comp4同相输入端与参考电压Vref2相连，反相输入端与R4和R5相连的节点连接，输出端与二输入或门逻辑电路OR1的另一个输入端连接；
二输入或门逻辑电路OR1的一个输入端与比较器Comp1的输出端相连，另一个输入端与比较器Comp4的输出端连接，输出端与SF锁存器的F端连接；
二输入或门逻辑电路OR2的一个输入端与比较器Comp2的输出端相连，另一个输入端与比较器Comp3的输出端连接，输出端与SF锁存器的S端连接；
SF锁存器的F输入端与二输入或门逻辑电路OR1的输出端相连，S输入端与二输入或门逻辑电路OR2的输出端相连，输出端Out作为整个过压欠压保护电路的输出端。
进一步地，SF锁存器包括第一级电路和第二级电路，第一级电路和第二级电路串联；
第一级电路负责对信号反相和决定是否对信号锁存；
第二级电路负责对信号再次反相和存储信号。
进一步地，第一级电路由一个第一PMOS管、第二PMOS管和第一NMOS管依次串联构成；
第一PMOS管的源极接电源正端；
第一PMOS管的漏极与第二PMOS管的源极相连；
第一PMOS管的栅极与第一NMOS管的栅极相连作为SF锁存器的S端；
第二PMOS管的漏极与第一NMOS管的漏极相连并作为第一级电路的输出端；
第二PMOS管的栅极作为SF锁存器的F端；
第一NMOS管的漏极接电源负端。
进一步地，第二级电路由第一反相器输出端连接第二反相器的输入端，第二反相器输出端连接第一反相器的输入端，第一反相器和第二反相器构成环路；
第一反相器由第三PMOS管与第二NMOS管构成；
第三PMOS管的源极连接电源正端，漏极与所述第二NMOS管的漏极相连并作为SF锁存器的输出端Out；
第三PMOS管的栅极与第二NMOS管的栅极相连并再连接所述第一级电路的输出端，第二NMOS管的源极接电源负端；
第二反相器由第四PMOS管与第三NMOS管构成；
第四PMOS管的源极连接电源正端，漏极与第三NMOS管的漏极相连并再连接第一级电路的输出端；
第四PMOS管的栅极连接第三NMOS管的栅极并与SF锁存器的输出端Out 相连；
第三NMOS管源极接电源负端。
本发明电路创新的将过压欠压电路集成于一体，同时在过压及欠压点都有两个阈值电压，从而保证在过压和欠压阈值点附近也能稳定工作，另外本发明电路不同于现有技术通过反馈形成迟滞，因此响应速度大大提高。
附图说明
图1是SF锁存器实施方式的示意图；
图2是本发明过欠压保护电路的一种实施方式的示意图；
图3是SF锁存器一种实施方式的特性表；
图4是过欠压保护电路一种实施方式的特性表。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
参照图2，一种过欠压检测电路，包括：
过压参考基准电压源，判断是否过压的参考电压；
欠压参考基准电压源，判断是否欠压的参考电压；
电源电压采集模块101，设有两个过压阈值电压采集点和两个欠压阈值电压采集点；
逻辑电路模块103，包括二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；所述二输入或门逻辑电路OR1根据收到的两个置换信号判断并发送置换信号到下一级模块；所述二输入或门逻辑电路OR2根据收到的两个置换信号判断并发送置换信号到下一级模块；
过欠压比较模块102，包括过压比较模块和欠压比较模块；过压比较模块将两个过压阈值与过压参考电压源比较并根据比较规则发送置换信号分别发送到二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；欠压比较模块将两个过压阈值与欠压参考电压源比较并根据比较规则发送置换信号分别发送到二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；
锁存模块104，根据二输入或门逻辑电路OR1和二输入或门逻辑电路OR2的置换信号和判断规则判断并将结果信号发出到下一级。
阈值比例采集模块包括5个串联的分压电阻，依次分别为R1、R2、R3、R4和R5；
过压比较模块包括比较器Comp1和Comp2；
欠压比较模块包括比较器Comp3和Comp4；
过压参考基准电压源为Vref1；
欠压参考基准电压源为Vref2；
锁存模块104为SF锁存器，SF锁存器对输入信号进行存储-更改-存储，包括输入端F和S及输出端Out；
电阻R1的两端分别连接于被测电源正极和比较器Comp1同相输入端；
电阻R2的两端分别连接于比较器Comp1同相输入端和比较器Comp2同相输入端，电阻R2的两端为两个过压阈值的比例采集点；
电阻R3的两端分别连接于比较器Comp2同相输入端和比较器Comp3反相输入端；
电阻R4的两端分别连接于比较器Comp3反相输入端和比较器Comp4反相输入端，电阻R4的两端为两个欠压阈值的比例采集点；
电阻R5的两端分别连接于比较器Comp4反相输入端和地；
比较器Comp1同相输入端与R1和R2相连的节点连接，反相输入端与参考电压Vref1相连，输出端与二输入或门逻辑电路OR1的输入端连接；
比较器Comp2同相输入端与R2和R3相连的节点连接，反相输入端与参考电压Vref1相连，输出端与二输入或门逻辑电路OR2的输入端连接；
比较器Comp3同相输入端与参考电压Vref2相连，反相输入端与R3和R4相连的节点连接，输出端与二输入或门逻辑电路OR2的另一个输入端连接；
比较器Comp4同相输入端与参考电压Vref2相连，反相输入端与R4和R5相连的节点连接，输出端与二输入或门逻辑电路OR1的另一个输入端连接；
二输入或门逻辑电路OR1的一个输入端与比较器Comp1的输出端相连，另一个输入端与比较器Comp4的输出端连接，输出端与SF锁存器的F端连接；
二输入或门逻辑电路OR2的一个输入端与比较器Comp2的输出端相连，另一个输入端与比较器Comp3的输出端连接，输出端与SF锁存器的S端连接；
SF锁存器的F输入端与二输入或门逻辑电路OR1的输出端相连，S输入端与二输入或门逻辑电路OR2的输出端相连，输出端Out作为整个过压欠压保护电路的输出端。
参照图1，SF锁存器包括第一级电路和第二级电路，第一级电路和第二级电路串联；第一级电路负责对信号反相和决定是否对信号锁存；第二级电路负责对信号再次反相和存储信号。
第一级电路由一个第一PMOS管P11、第一PMOS管P12和第一NMOS管N11依次串联构成；第一PMOS管P11的源极接电源正端；第一PMOS管P11的漏极与第二PMOS管P12的源极相连；第一PMOS管P11的栅极与第一NMOS管N11的栅极相连作为SF锁存器的S端；第二PMOS管P12的漏极与第一NMOS管N11的漏极相连并作为第一级电路的输出端；第二PMOS管P12的栅极作为SF锁存器的F端；第一NMOS管N11的源极接电源负端。
第二级电路由第一反相器输出端连接第二反相器的输入端，第二反相器输出端连接第一反相器的输入端，第一反相器和第二反相器构成环路；
第一反相器由第三PMOS管P13与第二NMOS管N12构成；
第三PMOS管P13的源极连接电源正端，漏极与所述第二NMOS管N12的漏极相连并作为SF锁存器的输出端Out1；
第三PMOS管P13的栅极与第二NMOS管N12的栅极相连并再连接所述第一级电路的输出端，所述第二NMOS管N12的源极接电源负端；
第二反相器由第四PMOS管P14与第三NMOS管N13构成；
第四PMOS管P14的源极连接电源正端，漏极与所述第三NMOS管N13的漏极相连并再连接第一级电路的输出端；
第四PMOS管P14的栅极连接第三NMOS管N13的栅极并与SF锁存器的输出端Out相连；
第三NMOS管N13源极接电源负端。
参照图1和图3：SF锁存器的一种实施方式，
SF锁存器通过S端进行置位，即当S＝1,F＝0时无论初态Out1是何种状态，次态Out1*＝1；
SF锁存器通过S端进行置位，即当S＝1,F＝1时无论初态Out1是何种状态，次态Out1*＝1；
SF锁存器通过S端配合F端进行复位，即当S＝0,F＝0时无论初态Out1是何种状态，次态Out1*＝0；
SF锁存器通过F端进行跟随，即当S＝0,F＝1时无论初态Out1是何种状态，次态Out1*＝Out1；
综上所述SF锁存器与传统的RS锁存器工作方式存在差异，图3列出当前各种输入情况对应的输出Out1*；
它们都是通过S端进行置位，但是RS锁存器置位时R＝0，而SF锁存器却与F所处状态无关；
SF锁存器与RS锁存器相比有诸多优势，如没有R和S不能同时为1的无效输入状态，另外RS锁存器至少需要8个MOS管，而SF锁存器只需要7个MOS管，减少了一个POMS管，可以节省版图面积。
所述基于锁存器的过欠压电路的参考电压Vref1为过压参考电压源，参考电压Vref2为欠压参考电压源，所以Vref1应大于Vref2，Out输出为1时表示过压或者欠压，此时主控制电路接受该信号可关断电路来保护整个芯片，Out输出为0时表示电压在正常范围，该电平不会触发其它电路，整个电路可以正常工作。
当(R3+R4+R5)/(R1+R2+R3+R4+R5)Vcc>Vref1时比较器Comp1和比较器Comp2输出为高电位1，比较器Comp3和比较器Comp4输出为低电位0，所以S和F同时置1，输出为1,；
当(R2+R3+R4+R5)/(R1+R2+R3+R4+R5)Vcc>Vref1>(R3+R4+R5)/(R1+R2+R3+R4+R5)Vcc时比较器Comp1输出为高电位1,比较器Comp2输出为低电位0，比较器Comp3和比较器Comp4输出为低电位0，所以S置0，F置1，输出与上一个输出状态相同。
如果上一个状态是由于过压降低到现在的电压范围，输出仍为1，过压信号仍未解除，如果上一个电压由低压升压到现在的电压范围，输出为0，暂未触发过压信号输出；
当(R3+R4+R5)/(R1+R2+R3+R4+R5)Vcc>Vref1>(R4+R5)/(R1+R2+R3+R4+R5)Vcc>Vref2时比较器Comp1和比较器Comp2输出为高电位0，比较器Comp3和比较器Comp4输出为低电位0，所以S和F同时置0，输出为0。
当(R4+R5)/(R1+R2+R3+R4+R5)Vcc>Vref2>R5/(R1+R2+R3+R4+R5)Vcc 时比较器Comp3输出为高电位0,比较器Comp4输出为高电位1，比较器Comp1和比较器Comp输出为低电位0，所以S置0，F置1，输出与上一个输出状态相同。
如果上一个状态是由于欠压升高到现在的电压范围，输出仍为1，过压信号仍未解除，如果上一个电压由高压降低到现在的电压范围，输出为0，暂未触发过压信号输出。
当Vref2>(R4+R5)/(R1+R2+R3+R4+R5)Vcc时比较器Comp3和比较器Comp4输出为高电位1，比较器Comp1和比较器Comp2输出为低电位0，所以S和F同时置1，输出为1。
综上所述：
过压保护的高低电平阈值点分别为(R2+R3+R4+R5)/(R1+R2+R3+R4+R5)Vcc的a点和(R3+R4+R5)/(R1+R2+R3+R4+R5)Vcc的b点，通过调整R2可改变过压迟滞保护范围。
欠压保护的高低电平阈值点分别是c点为(R4+R5)/(R1+R2+R3+R4+R5)Vcc和d点为R5/(R1+R2+R3+R4+R5)Vcc，通过调整R4可改变欠压迟滞保护范围。
R3与电路正常工作电压范围相关，调整R3阻值改变正常工作范围。
图4列出了所述过欠压保护电路在不同电压范围内各个节点的逻辑值，便于设计人员更清晰的分析过欠压保护电路工作原理，根据图4可以看出：
当a和b两个采样点都为1且c和d两个采样点都为0时，次态输出Out*与初态Out值无关，过欠压保护电路输出逻辑为高；
当a采样点为1而b、c和d采样点为0时，次态输出Out*等于初态Out值，过欠压保护电路输出逻辑值等于上一个状态逻辑值；
当a、b、c和d采样点都为0时，次态输出Out*与初态Out值无关，过欠压保护电路输出逻辑为低；
当a、b、c都为0而d采样点为1时，次态输出Out*等于初态Out值，过欠压保护电路输出逻辑值等于上一个状态逻辑值；
当a和b两个采样点都为0且c和d两个采样点都为1时，次态输出Out*与初态Out值无关，过欠压保护电路输出逻辑为高。
本发明电路创新的将过压欠压电路集成于一体，同时在过压及欠压点都有两个阈值电压，从而保证在过压和欠压阈值点附近也能稳定工作，另外本发明电路不同于现有技术通过反馈形成迟滞，因此响应速度大大提高。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (5)
1.一种过欠压检测电路，其特征在于，包括：
过压参考基准电压源，判断是否过压的参考电压；
欠压参考基准电压源，判断是否欠压的参考电压；
电源电压采集模块，设有两个过压阈值电压采集点和两个欠压阈值电压采集点；
逻辑电路模块，包括二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；所述二输入或门逻辑电路OR1根据收到的两个置换信号判断并发送置换信号到下一级模块；所述二输入或门逻辑电路OR2根据收到的两个置换信号判断并发送置换信号到下一级模块；
过欠压比较模块，包括过压比较模块和欠压比较模块；过压比较模块将两个过压阈值与过压参考电压源比较并根据比较规则发送置换信号分别发送到二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；欠压比较模块将两个欠压阈值与欠压参考电压源比较并根据比较规则发送置换信号分别发送到二输入或门逻辑电路OR1和二输入或门逻辑电路OR2；
锁存模块，根据二输入或门逻辑电路OR1和二输入或门逻辑电路OR2的置换信号和判断规则判断并将结果信号发出到下一级。
2.根据权利要求1所述的过欠压检测电路，其特征在于，所述阈值比例采集模块包括5个串联的分压电阻，依次分别为R1、R2、R3、R4和R5；
所述过压比较模块包括比较器Comp1和Comp2；
所述欠压比较模块包括比较器Comp3和Comp4；
所述过压参考基准电压源为Vref1；
所述欠压参考基准电压源为Vref2；
所述锁存模块为SF锁存器，所述SF锁存器对输入信号进行存储-更改-存储，包括输入端F和S及输出端Out；
所述电阻R1的两端分别连接于被测电源正极和所述比较器Comp1同相输入端；
所述电阻R2的两端分别连接于所述比较器Comp1同相输入端和所述比较器Comp2同相输入端，所述电阻R2的两端为两个过压阈值的比例采集点；
所述电阻R3的两端分别连接于所述比较器Comp2同相输入端和所述比较器Comp3反相输入端；
所述电阻R4的两端分别连接于所述比较器Comp3反相输入端和所述比较器Comp4反相输入端，所述电阻R4的两端为两个欠压阈值的比例采集点；
所述电阻R5的两端分别连接于所述比较器Comp4反相输入端和地；
所述比较器Comp1同相输入端与所述R1和R2相连的节点连接，所述比较器Comp1反相输入端与所述参考电压Vref1相连，输出端与所述二输入或门逻辑电路OR1的输入端连接；
所述比较器Comp2同相输入端与所述R2和R3相连的节点连接，所述比较器Comp2反相输入端与所述参考电压Vref1相连，输出端与所述二输入或门逻辑电路OR2的输入端连接；
所述比较器Comp3同相输入端与所述参考电压Vref2相连，所述比较器Comp3反相输入端与所述R3和R4相连的节点连接，输出端与所述二输入或门逻辑电路OR2的另一个输入端连接；
所述比较器Comp4同相输入端与所述参考电压Vref2相连，所述比较器Comp4反相输入端与所述R4和R5相连的节点连接，输出端与所述二输入或门逻辑电路OR1的另一个输入端连接；
所述二输入或门逻辑电路OR1的一个输入端与所述比较器Comp1的输出端相连，另一个输入端与所述比较器Comp4的输出端连接，输出端与所述SF锁存器的F端连接；
所述二输入或门逻辑电路OR2的一个输入端与所述比较器Comp2的输出端相连，另一个输入端与所述比较器Comp3的输出端连接，输出端与所述SF锁存器的S端连接；
所述SF锁存器的F输入端与所述二输入或门逻辑电路OR1的输出端相连，S输入端与所述二输入或门逻辑电路OR2的输出端相连，输出端Out作为整个过压欠压保护电路的输出端。
3.根据权利要求2所述的过欠压检测电路，其特征在于，所述SF锁存器包括第一级电路和第二级电路，所述第一级电路和所述第二级电路串联；
所述第一级电路负责对信号反相和决定是否对信号锁存；
所述第二级电路负责对信号再次反相和存储信号。
4.根据权利要求3所述的过欠压检测电路，其特征在于，所述第一级电路由一个第一PMOS管、第二PMOS管和第一NMOS管依次串联构成；
所述第一PMOS管的源极接电源正端；
所述第一PMOS管的漏极与第二PMOS管的源极相连；
所述第一PMOS管的栅极与第一NMOS管的栅极相连作为SF锁存器的S端；
所述第二PMOS管的漏极与第一NMOS管的漏极相连并作为第一级电路的输出端；
所述第二PMOS管的栅极作为SF锁存器的F端；
所述第一NMOS管的漏极接电源负端。
5.根据权利要求4所述的过欠压检测电路，其特征在于，所述第二级电路由第一反相器输出端连接第二反相器的输入端，第二反相器输出端连接第一反相器的输入端，第一反相器和第二反相器构成环路；
所述第一反相器由第三PMOS管与第二NMOS管构成；
所述第三PMOS管的源极连接电源正端，漏极与第二NMOS管的漏极相连并作为SF锁存器的输出端Out1；
所述第三PMOS管的栅极与第二NMOS管的栅极相连并再连接第一级电路的输出端，第二NMOS管的源极接电源负端；
所述第二反相器由第四PMOS管与第三NMOS管构成；
所述第四PMOS管的源极连接电源正端，漏极与所述第三NMOS管的漏极相连并再连接第一级电路的输出端；
所述第四PMOS管的栅极连接第三NMOS管的栅极并与SF锁存器的输出端Out相连；
所述第三NMOS管源极接电源负端。
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