CN106558477B - 具有中间层的半导体结构的图案化工艺 - Google Patents

具有中间层的半导体结构的图案化工艺 Download PDF

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Abstract

本发明涉及具有中间层的半导体结构的图案化工艺。根据一些实施例，提供一种光刻方法。所述光刻方法包含：在衬底上形成含金属层，所述含金属层包含多个金属羟基共轭物；在低于约300℃的温度下处理所述含金属层，由此致使涉及所述多个金属羟基共轭物的缩合反应；在所述经处理含金属层上形成经图案化感光层；及使所述经图案化感光层显影，以便允许最佳曝光量(Eop)的至少约6％减少。

Description

具有中间层的半导体结构的图案化工艺
技术领域
本发明关于集成电路(IC)制造工艺。
背景技术
在集成电路(IC)制造中，使用经图案化光致抗蚀剂层以将具有小特征大小的经设计图案从光掩模转印到晶片。光致抗蚀剂为光敏的，且可通过光刻工艺而图案化。此外，光致抗蚀剂层提供对蚀刻或离子注入的抵抗性，这进一步需要足够的厚度。当IC技术正不断地进展到较小特征大小(例如，下至32纳米、28纳米、20纳米及以下)时，由于抵抗性要求而未相应地按比例缩小厚度。足以覆盖较厚光致抗蚀剂的聚焦深度使成像分辨率降级。引入多重膜光致抗蚀剂以克服以上挑战。然而，虽然多种此类多重膜光致抗蚀剂已大体上适用于其预期目的，但其尚未在每一方面中完全地令人满意。
发明内容
本发明提供一种方法，其包括：
在衬底上形成含金属层，所述含金属层包含多个金属羟基共轭物；
在低于约300℃的温度下处理所述含金属层，由此致使涉及所述多个金属羟基共轭物的缩合反应；
在所述经处理含金属层上形成经图案化感光层；及
使所述经图案化感光层显影，以便允许最佳曝光量(Eop)的至少约6％减少。
附图说明
当与附图一起进行阅读时，从以下详细描述最好地理解本发明的方面。应注意，根据行业中的标准操作规程，各种特征未按比例绘制。事实上，可出于论述清晰性起见而任意地增大或缩减各种特征的尺寸。
图1说明根据各种实施例的用于使用三层光致抗蚀剂来制造半导体装置的方法。
图2A到2G说明根据一些实施例所构造的在各种制造阶段的一个示范性半导体结构的截面图。
图3说明在一些实施例中根据本发明的方面所构造的对硬掩模的处理的化学反应的实例。
图4说明在一些实施例中根据本发明的方面所构造的对硬掩模的处理的化学反应的实例。
具体实施方式
应理解，以下揭示内容提供用于实施各种实施例的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本发明。当然，这些仅仅为实例且不意欲为限制性的。举例来说，在以下描述中将第一特征形成在第二特征上方或上可包含其中第一及第二特征直接接触而形成的实施例，且还可包含其中额外特征可介入第一及第二特征而形成使得第一及第二特征可不直接接触的实施例。另外，本发明可在各种实例中重复参考数字及/或字母。此重复是出于简单性及清晰性目的，且本身不规定所论述的各种实施例及/或配置之间的关系。
随着光刻特征缩减(例如，缩减到低于40纳米(nm))，需要高数值孔径工艺来克服分辨率极限。多重膜光致抗蚀剂(例如，三层光致抗蚀剂堆叠)的使用在这点上看来似乎有前途。具体地说，三层光致抗蚀剂堆叠可提供图案转印、线边缘粗糙度(LER)及线宽粗糙度(LWR)的改进，以及其它益处。一般来说，此类三层光致抗蚀剂堆叠包含底层、在底层上方的中间层，及在中间层上方的光致抗蚀剂层。常规地，三层堆叠的底层及/或中间层可含有硅。含硅底层及/或中间层已演示良好的反射性控制及合理的蚀刻选择性。此外，为了使三层光致抗蚀剂堆叠用于远紫外光刻(EUVL)中，可使用含金属中间层。此类含金属中间层(例如，硬掩模层)吸收EUV波长，使得使用含金属硬掩模层可提供形成在含金属中间层上方的EUV光致抗蚀剂的增大敏感性。然而，可尤其在含金属中间层与EUV光致抗蚀剂的界面处发生多种问题，诸如(例如)形成在含金属硬掩模层的表面(即，EUV光致抗蚀剂与硬掩模层之间的界面)上的一或多个金属羟基共轭物。通常，形成在界面处的此类金属羟基共轭物又可引起光致抗蚀剂的经不良形成图案(例如，光致抗蚀剂的底切剖面及/或基脚剖面)。因此，本发明提供用以处理此类含金属硬掩模层的方法，由此在硬掩模层与重叠光致抗蚀剂之间提供经改进界面。
图1为根据本发明的各种方面的使衬底(例如，半导体晶片)图案化的方法100的流程图。方法100可完全地或部分地由体现深紫外(DUV)光刻、远紫外(EUV)光刻、电子束(e束)光刻、x射线光刻及/或其它光刻工艺的系统实施以改进图案尺寸准确度。在本实施例中，使用EUV及/或e束光刻作为主要实例。可在方法100之前、期间及之后提供额外操作，且可针对方法的额外实施例替换、消除或四处移动所描述的一些操作。
下文结合图2A、2B、2C、2D、2E、2F、2G来描述方法100，其中通过使用方法100的实施例而制造半导体装置200。半导体装置200可为在IC或其部分的处理期间制造的中间装置，其可包括：SRAM及/或其它逻辑电路；无源组件，诸如电阻器、电容器及电感器；及有源组件，诸如p型FET(PFET)、n型FET(NFET)、鳍状FET(FinFET)、其它三维(3D)FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其它存储器单元，及/或其组合。
现在结合图2A来参看图1，方法100始于操作102，其中提供半导体装置200的衬底202。在本实施例中，半导体装置200为半导体晶片。在一些实施例中，半导体装置200包含半导体衬底202，诸如硅衬底。在一些实施例中，衬底202可包含另一元素半导体，诸如锗或金刚石。衬底202可包含化合物半导体，诸如碳化硅、镓砷、砷化铟及磷化铟。衬底202可包含合金半导体，诸如硅锗、硅锗碳化物、镓砷磷化物及镓铟磷化物。衬底202可包含一或多个外延半导体层，诸如在硅衬底上外延地生长的半导体层。举例来说，衬底可具有上覆散装半导体的外延层。另外，衬底可经应变以用于性能增强。举例来说，外延层可包含与散装半导体的半导体材料不同的半导体材料，诸如上覆散装硅的硅锗层，或上覆通过包含选择性外延生长(SEG)的工艺而形成的散装硅锗的硅层。此外，衬底202可包含绝缘体上半导体(SOI)结构。举例来说，衬底可包含通过诸如注氧分离(SIMOX)的工艺而形成的埋藏氧化物(BOX)层。在其它实施例中，衬底202可包含玻璃，诸如在薄膜晶体管(TFT)技术中。
参看图2B，方法100进行到操作104，其中在衬底202上方形成底层(或材料层)204。半导体装置200还可包含其它材料层及其它电路图案。举例来说，半导体装置200可包含各种掺杂特征，诸如形成在半导体衬底202中的掺杂阱结构(例如，P型掺杂阱及N型掺杂阱)。在其它实施例中，半导体装置200可进一步包含待图案化(通过蚀刻以进行移除或通过离子注入以引入掺杂剂)的一或多个材料层，诸如：待图案化以形成用于导电线的沟槽或用于接点或通路的孔洞的介电层；待图案化以形成栅极的栅极材料堆叠；及/或待图案化以形成隔离沟槽的半导体材料。在其它实施例中，诸如镓砷(GaAs)及铝镓砷(AlGaAs)的多个半导体材料层外延地生长在半导体衬底上，且经图案化以形成诸如发光二极管(LED)的各种装置。在一些其它实施例中，半导体装置200包含鳍式活性区及形成在或待形成在其上的三维鳍式场效应晶体管(FinFET)。底层204经配置以提供对蚀刻或离子注入的抵抗性。底层204充当掩模以保护衬底202免于蚀刻或离子注入。因此，底层204在这点上具有足够的厚度。在一些实施例中，底层204包含无硅的有机聚合物。在一些实施例中，形成底层204(即，操作104)包含旋涂式涂布及固化(诸如用适当烘烤温度的热烘烤工艺)。
参看图2C，方法100接着继续到操作106，其中在底层204上方形成硬掩模层206(或含金属层)。硬掩模层206为硅基且含金属的层，以便从底层204提供蚀刻选择性。此外，硬掩模层206向重叠光致抗蚀剂层提供对EUV光的增大敏感性。在一些其它实施例中，硬掩模层206经设计以充当底部抗反射涂层，其在光刻曝光工艺期间缩减反射，由此增大成像对比度且增强成像分辨率。在一些替代实施例中，硬掩模层206形成在无硅的底层204(即，无硅底层204)上方以增强所述层之间的蚀刻选择性。在一些实施例中，形成硬掩模层206包含旋涂式涂布及固化(诸如用合适烘烤温度的热烘烤工艺)。
本发明提供硬掩模层206的各种实施例。在一实施例中，硬掩模层206为含金属的硅基硬掩模。此类含金属的硅基硬掩模206可由选自由以下各者组成的群组的任何组合形成：含硅聚合物、金属质聚合物、有机聚合物、有机金属聚合物、交联剂、发色团、光酸产生剂(PAG)、淬灭剂、氟添加剂，及溶剂。硬掩模206的金属组成物的实例可包含Hf、Zr、Ti、Cr、W、Mo、Fe、Ru、Os、Co、Rh、Ir、Ni、Pd、Pt、Cu、Ag、Au、Zn、Cd、Al、Ga、Tl、Ge、Sn、Pb、Sb、Ca、Ba，及/或Bi。另外，根据各种实施例，硬掩模206可进一步包含非金属催化剂及金属催化剂。关于催化剂，金属催化剂的实例可包含具有有机配位体的有机金属化合物、金属氧化物、金属氮化物，及/或金属硫化物。非金属催化剂的实施例可包含酸、碱及离子盐，诸如(例如)盐酸、磺酸、乙酸、胺及/或铵盐。通过在所形成的硬掩模层206中包含此类催化剂，硬掩模层206的表面内及/或上的金属羟基共轭可经由所述金属羟基共轭上的缩合反应而缩减。下文论述用于缩减金属羟基共轭的催化剂的细节。
在另一实施例中，含金属的硅基硬掩模层206可进一步包含诸如封端剂及/或螯合配位体的添加剂。所述添加剂可与用以形成含金属的硅基硬掩模206的含硅聚合物、金属质聚合物、有机聚合物及/或有机金属聚合物掺合。此类添加剂可经配置以钝化/覆盖硬掩模层206的表面内及/或上的游离羟基，由此缩减硬掩模层206的表面内及/或上的金属羟基共轭。
根据一实施例，添加剂可包含如下官能基中的至少一者：乙醇、二醇、硫醇、二硫醇、乙二胺四乙酸(EDTA)、胺、膦、烯烃、炔烃、-I、-Br、-Cl、-NH2、-COOH、-OH、-SH、-N3、-S(＝O)-、亚胺、乙烯基醚、缩醛、半缩醛、酯、醛、酮、酰胺、砜、乙酸、氰化物，及/或丙二烯。封端剂的一些特定实例可被表示为：
相似地，螯合配位体的一些特定实例可被表示为：
更具体地说，螯合配位体可呈多种组成物及/或形成，诸如(例如)M-OR、M-OOCR、M-OC(＝O)OR、M-Cl、M-Br、M-NR3、M-CN、M-SR、M-C(＝O)R、M-N(R)-C(＝O)R、M-CR＝CRR、M-R、EDTA、二齿配位体、三齿配位体、六齿配位体、多齿配位体，其中M表示与螯合配位体配位的金属原子。
根据各种实施例，方法100进行到操作108，其中处理(图2D中的207)含金属的硅基硬掩模层206，以便形成经处理硬掩模层206'。多种方法可用以处理硬掩模206。在一实施例中，处理硬掩模206可包含在范围为约100℃到约300℃的温度下烘烤半导体装置200。在其中硬掩模206包含金属及/或非金属催化剂的实例中，在处理(即，图1中的操作108及图2D中的207)之后，催化剂可在硬掩模206的表面内或上的至少两个金属羟基共轭物上诱发缩合反应。另一方面，在其中添加剂(例如，封端剂及/或螯合配位体)掺合到组成物中以形成硬掩模206的实例中，可在硬掩模206的表面内或上的金属羟基共轭物上发生多种化学反应(例如，置换反应、缩合反应、SN2反应、SN1反应、E1反应、E2反应、氧化反应、还原反应、环化加成反应、消除反应，及交联反应)。在特定实施例中，由封端剂及/或螯合配位体诱发的化学反应可包含钝化/覆盖硬掩模206的表面上的游离羟基。此外，封端剂及/或螯合配位体的官能基(例如，乙醇、二醇、硫醇、二硫醇、乙二胺四乙酸(EDTA)、胺、膦、烯烃、炔烃、-I、-Br、-Cl、-NH2、-COOH、-OH、-SH、-N3、-S(＝O)-、亚胺、乙烯基醚、缩醛、半缩醛、酯、醛、酮、酰胺、砜、乙酸、氰化物、乙烯酮、异氰酸盐，及丙二烯)可经配置以诱发上文所提及的化学反应。替代地或另外，在另一实施例中，处理硬掩模206可包含在硬掩模206上方形成钝化层208(图2E)。在特定实施例中，钝化层可为形成在硬掩模206的表面上的聚合层，其中所述聚合层包含聚羟基苯乙烯(PHS)、甲基丙烯酸酯、聚醚、含硅聚合物、含有芳环的有机聚合物，或其组合。根据当前实施例，钝化层208的厚度可为硬掩模206的厚度的1/6。又在另一实施例中，处理硬掩模206可包含使用诸如(例如)HMDS、二醇、乙醇、具有有机配位体的有机金属化合物、金属氧化物、金属氮化物及/或金属硫化物的多种组成物而使硬掩模206的表面改质。此外，可将此类多种组成物施加到硬掩模206的表面且之后可进行烘烤步骤，以便缩减硬掩模206的表面上的游离羟基。
现在参看图3，说明由催化剂诱发的缩合反应的实例。如图3所展示，两个游离羟基301及303(“-OH”)形成并键结到硬掩模206的金属(“M”)305及307。在处理步骤207(操作108)之后，催化剂309可诱发缩合反应来移除游离羟基以形成经处理硬掩模206'。更具体地说，缩合反应可包含组合来自一个游离羟基的一个氢氧化物与来自其它游离羟基的一个氢以形成水311。
现在参看图4，说明由封端剂401诱发的反应的实例。如所展示，封端剂401经配置以与硬掩模206的游离羟基301及303中的每一者反应，以便形成经钝化/经处理硬掩模206'(即，无游离羟基，如图4所展示)。
参看图2F，方法100进行到操作110，其中在经处理硬掩模206'上方形成材料层210。在一实施例中，通过将液体聚合材料旋涂式涂布到经处理硬掩模206'上而形成材料层210。在一实施例中，用软烘烤工艺及硬烘烤工艺来进一步处理材料层210。在一实施例中，材料层210为辐射敏感层，诸如包含I线抗蚀剂的光致抗蚀剂、包含氟化氪(KrF)抗蚀剂与氟化氩(ArF)抗蚀剂的DUV抗蚀剂、EUV抗蚀剂、电子束(e束)抗蚀剂，及离子束抗蚀剂。在本实施例中，材料层210对EUV辐射是抗蚀剂敏感的。
方法100通过在光刻系统中将光致抗蚀剂210曝光到辐射束230而进行到操作112，如图2F所展示。辐射束可为I线(365nm)、诸如KrF准分子激光(248nm)或ArF准分子激光(193nm)的DUV辐射、EUV辐射(例如，13.5nm)、e束、x射线、离子束，及/或其它合适辐射。可在空气中、在液体中(浸没光刻)及/或在真空中(例如，用于EUV光刻及e束光刻)执行操作112。在一实施例中，用可包含诸如相移及/或光学邻近校正(OPC)的分辨率增强技术的掩模(诸如透射掩模或反射掩模)而使辐射束图案化。在另一实施例中，在不使用掩模(无掩模光刻)的情况下，用诸如IC布局的预定义图案来直接调制辐射束。在本实施例中，辐射束为EUV辐射，且在EUV光刻系统中执行操作112。
仍参看操作112，在曝光之后，操作112可进一步包含处理工艺。此类处理工艺的实例可包含烘烤衬底202。
方法100接着通过在显影剂中使经曝光光致抗蚀剂210显影而进行到操作114，如图2G所展示。在一实施例中，显影剂可为：正型色调显影剂，其溶解及移除光致抗蚀剂210的经曝光部分；或负型色调显影剂，其选择性地溶解及移除光致抗蚀剂210的未经曝光区域以及光致抗蚀剂210的曝光不足区域，由此形成经图案化光致抗蚀剂210'。在如图2G所展示的实例中，经图案化光致抗蚀剂210'是由两个线图案表示。然而，以下论述同等地适用于由沟槽表示的抗蚀剂图案。通过使用硬掩模层206的当前实施例，可提供经显影光致抗蚀剂210的多种改进，诸如(例如)光致抗蚀剂210的敏感性、光致抗蚀剂的反射性，及所属领域中所知的光致抗蚀剂210的其它特性。在一实例中，对于包含氧化铝(Al2O3)的硬掩模层206，最佳曝光量(Eop)可减少到约11mJ，而在常规硬掩模层的情况下可需要约13mJ的Eop。即，可提供Eop的约15％减少。在其中硬掩模层206包含锗(Ge)的另一实例中，最佳曝光量(Eop)可减少到约16mJ，而在常规硬掩模层的情况下可需要约17mJ的Eop。即，可提供Eop的约6％减少。
方法100可进行到在衬底202上形成最终图案及/或IC装置。举例来说，方法100进行到一或多个另外操作以使用经图案化光致抗蚀剂210'作为蚀刻掩模来蚀刻衬底202，由此将图案从经图案化光致抗蚀剂210'转印到经处理硬掩模206'、底层204及/或衬底202。
本发明提供一种用于制造半导体装置的光刻方法。更具体地说，当前所揭示的方法是有关于使用多层光致抗蚀剂堆叠(例如，三层光致抗蚀剂堆叠)来制造半导体装置。如上文所提及，常规三层光致抗蚀剂堆叠使用含硅中间层作为硬掩模，且在EUVL中使用三层光致抗蚀剂的另外实施例中，体现含金属的硅基硬掩模以便增强三层光致抗蚀剂对EUV光的敏感性。然而，在具有含金属的硅基硬掩模的此类三层光致抗蚀剂堆叠中，可出现诸如硬掩模与光致抗蚀剂之间的界面降级的问题。常规地，可通过在通常高于约400℃的温度下烘烤衬底/硬掩模而解决此类问题。又，在此类高温度下烘烤衬底的情况下，可出现其它问题(例如，污染)。因此，本发明提供各种实施例以提供经改进硬掩模及/或多层光致抗蚀剂堆叠的硬掩模的经钝化表面。因而，硬掩模与光致抗蚀剂之间的界面可不遭受上文所提及的问题。此外，通过使用本发明所揭示的实施例，无需常规地被要求来钝化硬掩模表面的高烘烤温度。根据当前实施例，在介于约100℃与约300℃之间的温度下烘烤所揭示的硬掩模可足以致使含金属的硅基硬掩模避免所述问题(例如，硬掩模与经耦合光致抗蚀剂之间的界面降级)。因而，经耦合光致抗蚀剂可对辐射源(例如，EUV辐射源)更敏感，这意味着经耦合光致抗蚀剂可仅需要较低曝光能量(例如，最佳曝光量(Eop)的减少)以予以图案化/显影。因此，可提供一种更灵活的光刻方法。
根据一些实施例，提供一种光刻方法。所述光刻方法包含：在衬底上形成含金属层，所述含金属层包含多个金属羟基共轭物；在低于约300℃的温度下处理所述含金属层，由此致使涉及所述多个金属羟基共轭物的缩合反应；在所述经处理含金属层上形成经图案化感光层；及使所述经图案化感光层显影，以便允许最佳曝光量(Eop)的至少约6％减少。
根据一些实施例，提供一种光刻方法。所述光刻方法包含：在衬底上形成具有金属羟基的含金属层，其中所述含金属层包含添加剂，其中所述添加剂是选自由封端剂及螯合配位体组成的群组；在低于约300℃的温度下处理所述含金属层，由此致使所述添加剂与所述金属羟基反应；在所述经处理含金属层上形成经图案化感光层；及使所述经图案化感光层显影，以便允许最佳曝光量(Eop)的至少约6％减少。
根据一些实施例，提供一种光刻方法。所述光刻方法包含：在衬底上形成底层；在所述底层上形成含金属中间层；在低于约300℃的温度下处理所述含金属中间层，由此至少部分地缩减所述含金属层的表面上的多个金属羟基共轭物；在所述含金属中间层上形成经图案化感光层；及使所述经图案化感光层显影，以便允许最佳曝光量(Eop)的至少约6％减少。
前述内容已略述若干实施例的特征，使得所属领域的技术人员可更好地理解后继详细描述。所属领域的技术人员应了解，其可容易使用本发明作为用于设计或修改用于实行本文中所介绍的实施例的相同目的及/或实现本文中所介绍的实施例的相同优势的其它工艺及结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神及范围，且其可在本文中作出各种改变、取代及更改而不脱离本发明的精神及范围。

Claims (20)

1.一种光刻方法，其包括：
在衬底上形成含金属层，所述含金属层包含多个金属羟基共轭物；
在低于300℃的温度下处理所述含金属层，由此致使涉及所述多个金属羟基共轭物的缩合反应，所述多个金属羟基共轭物经由所述多个金属羟基共轭物的缩合反应而缩减；
在经处理的所述含金属层上形成经图案化感光层；及
使所述经图案化感光层显影，以便允许最佳曝光量(Eop)的至少6％减少。
2.根据权利要求1所述的方法，其中所述处理所述含金属层包含在大于100℃的温度下烘烤所述衬底。
3.根据权利要求1所述的方法，其中所述含金属层进一步包含催化添加剂。
4.根据权利要求3所述的方法，其中所述催化添加剂经配置以响应于所述处理而致使所述缩合反应。
5.根据权利要求3所述的方法，其中所述催化添加剂是选自由以下各者组成的群组：盐酸、磺酸、乙酸、胺、铵盐、具有有机配位体的有机金属化合物、金属氧化物、金属氮化物，及金属硫化物。
6.根据权利要求1所述的方法，其中所述含金属层为光刻用三层堆叠的硅基中间层。
7.根据权利要求1所述的方法，其中所述经图案化感光层为远紫外EUV光致抗蚀剂。
8.一种光刻方法，其包括：
在衬底上形成具有金属羟基的含金属层，其中所述含金属层包含添加剂，其中所述添加剂是选自由封端剂及螯合配位体组成的群组；
在低于300℃的温度下处理所述含金属层，由此致使所述添加剂与所述金属羟基反应，且由此缩减所述金属羟基；
在经处理的所述含金属层上形成经图案化感光层；及
使所述经图案化感光层显影，以便允许最佳曝光量(Eop)的至少6％减少。
9.根据权利要求8所述的方法，其中所述添加剂包含如下官能基中的至少一者：乙醇、二醇、硫醇、二硫醇、乙二胺四乙酸EDTA、胺、膦、烯烃、炔烃、-I、-Br、-Cl、-NH2、-COOH、-OH、-SH、-N3、-S(＝O)-、亚胺、乙烯基醚、缩醛、半缩醛、酯、醛、酮、酰胺、砜、乙酸、氰化物、乙烯酮、异氰酸盐，及丙二烯。
10.根据权利要求8所述的方法，其中所述处理所述含金属层包含烘烤所述衬底。
11.根据权利要求8所述的方法，其中所述含金属层为光刻用三层堆叠的硅基中间层。
12.根据权利要求8所述的方法，其中含金属层包含硅基聚合物、金属聚合物、所述封端剂及/或所述螯合配位体的掺合。
13.根据权利要求8所述的方法，其中所述含金属层的所述添加剂与所述金属羟基之间的所述反应包含以下各者中的至少一者：置换反应、缩合反应、SN2反应、SN1反应、E1反应、E2反应、氧化反应、还原反应、环化加成反应、消除反应，及交联反应。
14.根据权利要求8所述的方法，其中所述经图案化感光层为远紫外EUV光致抗蚀剂。
15.根据权利要求8所述的方法，其中所述螯合配位体包含单齿配位体、二齿配位体、三齿配位体、六齿配位体、多齿配位体或其组合的化学结构。
16.一种光刻方法，其包括：
在衬底上形成底层；
在所述底层上形成含金属中间层，所述含金属中间层包含多个金属羟基共轭物；
在低于300℃的温度下处理所述含金属中间层，由此至少部分地缩减所述含金属中间层的表面上的多个金属羟基共轭物；
在所述含金属中间层上形成经图案化感光层；及
使所述经图案化感光层显影，以便允许最佳曝光量(Eop)的至少6％减少。
17.根据权利要求16所述的方法，其中所述处理所述含金属中间层包含在所述含金属中间层的所述表面上形成聚合层。
18.根据权利要求17所述的方法，其中所述聚合层包含聚羟基苯乙烯PHS、甲基丙烯酸酯、聚醚、含硅聚合物、含有芳环的有机聚合物，或其组合。
19.根据权利要求16所述的方法，其中所述处理所述含金属中间层包含在所述含金属中间层的所述表面上施加HMDS、二醇、乙醇、具有有机配位体的有机金属化合物、金属氧化物、金属氮化物，及/或金属硫化物。
20.根据权利要求19所述的方法，其中所述处理所述含金属中间层进一步包含烘烤所述衬底。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10468249B2 (en) 2015-09-28 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process of a semiconductor structure with a middle layer
GB201517273D0 (en) * 2015-09-30 2015-11-11 Univ Manchester Resist composition
US9929012B1 (en) * 2016-12-14 2018-03-27 International Business Machines Corporation Resist having tuned interface hardmask layer for EUV exposure
US10395925B2 (en) * 2017-12-28 2019-08-27 International Business Machines Corporation Patterning material film stack comprising hard mask layer having high metal content interface to resist layer
US10998191B2 (en) 2018-11-13 2021-05-04 International Business Machines Corporation Graded hardmask interlayer for enhanced extreme ultraviolet performance
WO2020102085A1 (en) * 2018-11-14 2020-05-22 Lam Research Corporation Methods for making hard masks useful in next-generation lithography
US11651961B2 (en) * 2019-08-02 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning process of a semiconductor structure with enhanced adhesion
JP2023508992A (ja) * 2019-12-27 2023-03-06 バーサム マテリアルズ ユーエス，リミティド ライアビリティ カンパニー 膜を堆積するための方法
CN111522206B (zh) 2020-04-29 2021-09-21 中国科学院光电技术研究所 一种基于反射式光场增强的微纳光印制造方法
CN111905831B (zh) * 2020-07-14 2021-12-03 厦门大学 一种用膦配体修饰的催化剂、制备方法与应用
WO2023049237A1 (en) * 2021-09-24 2023-03-30 Inpria Corporation High resolution latent image processing, contrast enhancement and thermal development; apparatuses for processing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101790704A (zh) * 2007-08-27 2010-07-28 日产化学工业株式会社 光刻用形成抗蚀剂下层膜的组合物和半导体装置的制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5849465A (en) 1996-11-08 1998-12-15 Symetrix Corporation Photosensitive titanium carboxydiketonate and titanium carboxyketoester precursor solutions and method of patterning integrated circuits using the same
US8764995B2 (en) 2010-08-17 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet light (EUV) photomasks, and fabrication methods thereof
US8691476B2 (en) 2011-12-16 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. EUV mask and method for forming the same
US8715890B2 (en) 2012-01-31 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor mask blanks with a compatible stop layer
US8709682B2 (en) 2012-02-08 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Mask and method for forming the mask
JP5739360B2 (ja) 2012-02-14 2015-06-24 信越化学工業株式会社 ケイ素含有レジスト下層膜形成用組成物、及びパターン形成方法
US8841047B2 (en) 2012-04-02 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet lithography process and mask
US8628897B1 (en) 2012-07-05 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet lithography process and mask
US8877409B2 (en) 2012-04-20 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reflective mask and method of making same
US8722286B2 (en) 2012-05-31 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Devices and methods for improved reflective electron beam lithography
US8679707B2 (en) 2012-08-01 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a lithography mask
US8765330B2 (en) 2012-08-01 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Phase shift mask for extreme ultraviolet lithography and method of fabricating same
US8828625B2 (en) 2012-08-06 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Extreme ultraviolet lithography mask and multilayer deposition method for fabricating same
US8785084B2 (en) 2012-09-04 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for mask fabrication and repair
US8765582B2 (en) 2012-09-04 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for extreme ultraviolet electrostatic chuck with reduced clamp effect
US8753788B1 (en) 2013-01-02 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus of repairing a mask and a method for the same
US9146469B2 (en) * 2013-03-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack
US9704711B2 (en) * 2015-03-27 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-based middle layer composition
US10468249B2 (en) 2015-09-28 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process of a semiconductor structure with a middle layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101790704A (zh) * 2007-08-27 2010-07-28 日产化学工业株式会社 光刻用形成抗蚀剂下层膜的组合物和半导体装置的制造方法

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