CN106549661A - 用于集成电路中粒子检测与错误校正的系统及方法 - Google Patents

用于集成电路中粒子检测与错误校正的系统及方法 Download PDF

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Abstract

本申请提供用于集成电路中粒子检测与错误校正的系统及方法。一种用于检测并校正与原子粒子相关联的错误事件的集成电路，其包括连接到监控电路的错误检测电路。错误检测电路可包括嵌入在集成电路的基板表面下方的粒子感测电路(例如，二极管电路)以及通过导电通孔耦合至粒子感测电路的粒子验证电路(例如，读出放大器)。粒子感测电路可检测并收集由经过集成电路的原子粒子产生的杂散电荷。粒子验证电路可基于由粒子感测电路收集的杂散电荷产生的、表示原子粒子的粒子能量的输出信号。监控电路可基于输出信号识别粒子能量并随后产生错误校正信号，其激活集成电路中的错误校正操作。

Description

用于集成电路中粒子检测与错误校正的系统及方法
相关申请交叉引用
本申请要求2015年9月18日提交的美国专利申请No.14/859,097的优先权，其全文以引用的方式并入本文。
技术领域
背景技术
单粒子翻转(SEU)为集成电路(如处理器)中敏感节点处的电荷状态或瞬时电压脉冲。由于高能量粒子轰击处理器的硅基板发生SEU。如果SEU导致顺序存储元件的状态翻转，那么由于SEU能够发生错误，顺序存储元件确定处理器的架构状态，如随机存取存储器(RAM)阵列、寄存器文件和架构状态寄存器。SEU会造成受影响的集成电路故障。随着集成电路特征尺寸减小，集成电路趋向于变得更易受SEU影响，这是集成电路制造中的更重要趋势之一。
一般来说，错误检测循环冗余校验(EDCRC)和擦洗电路(scrubbing circuitry)用于在集成电路中执行SEU检测和校正。然而，这类电路需要复杂的检测电路和电力以执行SEU检测。由于EDCRC和擦洗电路需要扫描整个IC的错误，所以这也花费长时间来检测SEU。这造成EDCRC和擦洗电路在IC上不断地运行，这可能导致较高的功率消耗和电压源噪声。
发明内容
根据本发明，提供了用于在集成电路中粒子检测和对应的错误校正的系统和方法。
应当认识到，本发明可以多种方式实现，如方法、装置、系统或设备。下文描述本发明的若干发明实施例。
本发明公开了一种具有基板和逻辑电路的集成电路，该逻辑电路包括一组形成在基板的表面处的晶体管。集成电路包括形成在晶体管组的至少一个晶体管下方的粒子感测电路。粒子感测电路可检测经过逻辑电路的宇宙粒子。粒子感测电路可包括二极管电路，其收集由宇宙粒子产生的电荷。集成电路进一步包括粒子验证电路，其响应于借助粒子感测电路检测宇宙粒子而产生错误检测信号。错误检测信号可指示集成电路中已发生的错误。
本发明公开了一种具有表面和形成在该表面处的至少一个晶体管的集成电路。集成电路包括在集成电路的表面下方的错误检测电路。错误检测电路检测由经过集成电路的原子粒子产生的电荷。集成电路进一步包括监控电路，其识别与原子粒子相关联的粒子能量并且基于由错误检测电路检测的电荷识别集成电路中的错误事件。监控电路可产生错误校正信号，其激活错误校验电路以在集成电路中对与原子粒子相关联的错误事件执行校正性操作。
本发明公开了一种操作具有带有基板表面的基板的集成电路的方法。该方法包括借助粒子感测电路检测由经过集成电路的粒子产生的杂散电荷。粒子感测电路可嵌入在集成电路的基板表面下方。该方法进一步包括通过使用连接到粒子感测电路的监控电路确定电压扰动是否与检测的杂散电荷相关联来校正集成电路中的错误事件。监控电路可基于识别的粒子能量选择性地校正错误事件。
根据附图和优选实施例的以下详细描述，本发明的另外的特征、其性质及各种优势将更明显。
附图说明
图1为根据本发明的一个实施例的说明性集成电路的图。
图2为根据本发明的一个实施例的具有多个晶体管条带的说明性集成电路的顶视图。
图3为根据本发明的一个实施例的集成电路的说明性集成电路区域的剖面图。
图4为根据本发明的一个实施例的具有错误检测电路的集成电路的说明性电路。
图5为根据本发明的一个实施例的用于检测和校正集成电路中的错误事件的说明性步骤的流程图。
具体实施方式
本文提供的实施例包括用于在集成电路中原子粒子检测和错误校正的系统和方法。
然而，对本领域技术人员明显的是，可在没有这些具体细节中的一些或全部细节的情况下实践本示例性实施例。在其它情况下，未详细描述熟知的操作以免不必要地混淆本实施例。
图1为根据本发明的一个实施例的说明性集成电路10的图。集成电路10具有输入-输出(IO)电路12，用于驱动信号离开集成电路10以及用于经由IO引脚14接收来自其它电路或设备的信号。互连资源16如全局和局部垂直和水平导线和总线，可用于在集成电路10上路由信号。互连资源16包括固定互连件(导线)和可编程互连件(例如，各个固定互连件之间的可编程连接件)。与互连资源16相关联的可编程互连件可被认为是可编程逻辑区域18的一部分。
集成电路10含有易失性存储器元件20，其能够使用IO引脚14和IO电路12加载配置数据(也称为编程数据)。一旦加载，则存储器元件各自提供对应的静态控制输出信号，该信号控制可编程逻辑18中的相关联逻辑部件的状态。如果需要，存储器元件20可用在SRAM型存储器阵列中(例如，以在集成电路10的操作期间存储处理电路的数据)。
每个存储器元件20可由经配置以形成双稳态电路的多个晶体管形成。借助一种合适的方法，互补金属氧化物半导体(CMOS)集成电路技术用于形成存储器元件20，所以基于CMOS的存储器元件实现在本文被描述为一个示例。如果需要，其它集成电路技术可用于形成存储器元件和集成电路，其中存储器元件用于形成存储器阵列。
存储器元件可从外部可擦除可编程只读存储器和控制芯片或其它合适数据源经由IO引脚14和IO电路12加载。加载的CRAM存储器元件20可提供静态控制信号，所述信号被施加到可编程逻辑18中的电路元件(例如，金属氧化物半导体晶体管)的端子(例如，栅极)以控制那些元件(例如，以开启或关闭某些晶体管)并从而配置可编程逻辑18中的逻辑。电路元件可为晶体管(如传输晶体管)、多路复用器的部分、查找表、逻辑阵列、AND逻辑门(与逻辑门)、OR逻辑门(或逻辑门)、NAND逻辑门(与非逻辑门)和NOR逻辑门(或非逻辑门)等。
存储器元件20可以以阵列模式布置。在编程操作期间，可通过用户(例如，逻辑设计者)向存储器元件的阵列提供配置数据。一旦加载有配置数据，存储器元件20就选择性地控制可编程逻辑18中的部分电路并且从而定制它的功能，使得它将根据需要操作。
集成电路10的电路可使用任何合适的架构组织。例如，集成电路10的逻辑可被组织成一系列行和列的较大可编程逻辑区域，其中的每一个较大可编程逻辑区域含有多个较小的逻辑区域。集成电路10的逻辑资源可通过互连资源16(如相关联的垂直和水平导体)互连。这些导体可包括基本上跨越整个集成电路10的全局导线、跨越部分集成电路10的部分线如半线或四分之一线、具体长度(例如足以互连若干逻辑区)的交错线、较小局部线或任何其它合适的互连资源布置方式。如果需要，集成电路10的逻辑可布置成更多级或层，其中多个大区域互连以形成更大部分逻辑。其它设备布置方式可使用不是布置成行和列的逻辑。
当存储器元件20布置成阵列时，水平和垂直导体及相关联的加载电路可用于使用配置数据加载存储器元件。任何合适的存储器阵列架构都可用于加载存储器元件20的阵列。一种合适的布置方式示于图2。图2为根据本发明的一个实施例的具有多个晶体管条带的集成电路200的顶视图。集成电路200包括形成在半导体基板(例如基板203)上的多个晶体管条带(或列)(例如，晶体管条带220、221和222)。出于简单描述本发明的示例的目的，仅三个晶体管条带(例如，晶体管条带220、221和222)示于图2中。晶体管条带220、221和222可为图1的存储器元件20的阵列的部分。应当注意的是，典型的存储器阵列可，例如具有被布置成数百或数千行和列的数千或数百万个存储器元件20。可设置N型阱区域(例如，N阱区域209)和P型阱区域(例如，P阱区域210)，使得它们为直接邻接的有源器件，如在每个晶体管条带内的晶体管(未示出)。
包括存储器元件如存储器元件20的存储器单元容易发生错误，如单粒子翻转(SEU)，其有时也被称为软错误。当带电粒子造成瞬时电压尖峰时发生SEU，这导致存储器元件的状态改变。带电粒子可以是由于存在于集成电路的基板和管芯包装中的或在基板中由宇宙射线或其它原子粒子(例如，α粒子、中子和质子)产生的自然辐射引起。检测集成电路中的带电粒子的方式之一为通过在每个晶体管条带下形成粒子感测电路(例如，粒子感测电路202A、202B和202C)。如图2所示，粒子感测电路202A、202B和202C示出为形成在基板203的表面附近的毯式植入物(blanket implants)或条带。粒子感测电路202A、202B和202C可分别沿着并在晶体管条带220、221和222的N阱区域209下方延伸。在一个实施例中，粒子感测电路202A、202B和202C可在相应的晶体管条带220、221和222内收集由带电粒子沉积的粒子电荷。例如，粒子感测电路202A、202B和202C可为二极管电路。在另一个实施例中，在集成电路200中多个粒子感测电路的使用可允许识别粒子轰击的位置。
因此，每个粒子感测电路202A、202B和202C可连接到对应的粒子验证电路(例如，粒子验证电路206A、206B和206C)。在一个实施例中，粒子验证电路可感测通过粒子感测电路收集的粒子电荷并且产生错误检测信号，该信号在集成电路200中触发错误校正操作。例如，粒子验证电路206A、206B和206C可为传感器电路。晶体管条带220、粒子感测电路202A和粒子验证电路206A的更详细的描述在下文参考图3的集成电路区域230说明。
图3为图2的集成电路200的说明性集成电路区域230的剖面图(例如，具有晶体管条带220、粒子感测电路202A和粒子验证电路206A的更详细的表示)。如图所示，晶体管的一个条带(例如，晶体管条带220)形成在基板203中。在一个实施例中，N沟道金属氧化物半导体(NMOS)和P沟道金属氧化物半导体(PMOS)晶体管的组合可存在于晶体管条带220中。例如，一个PMOS晶体管(例如，晶体管321)可形成在N型阱区域(例如，N阱305)中，并且一个NMOS晶体管(例如，晶体管322)可形成在P型阱区域(例如，未示于图3中，但由图2的P阱210表示)中。在实践中，可存在一个或多个附加的N阱和P阱。此外，可存在许多(例如，数十、数百或数千个)形成在每个阱中的晶体管。为防止相邻晶体管321和322之间的电流泄漏，浅沟槽隔离(STI)区域201A可形成在基板203的表面上以使晶体管321与322彼此隔离。
如图所示，晶体管321和322可经受原子粒子(例如，宇宙粒子)轰击，如箭头315所指示。原子粒子可干扰保持在集成电路中的晶体管的敏感节点内的电荷，从而影响对应的逻辑状态。当高能量原子粒子轰击敏感节点区域时，粒子能够在存储器单元中产生位(bit)以改变状态或翻转。这些软错误，其也被称为单粒子翻转(SEU)，通常影响存储元件，如存储器、锁存器和寄存器。
为了检测集成电路中原子粒子轰击(或单事件(single event))的发生和位置，可收集和分析原子粒子的杂散电荷。为了这样做，粒子感测电路可形成在晶体管的敏感节点的附近，以收集由原子粒子沉积的电荷。如图所示，高度H的粒子感测电路202A被植入在基板203中的深度为Z的N阱305下方。在一个实施例中，深度Z可对应于峰值掺杂深度。深度Z可为例如约1.5μm。高度H可为例如约1微米(μm)。粒子感测电路202A还可大体上在基板203中的水平平面内、从晶体管321的N阱305延伸到晶体管322的P阱区域(未示出)。在一个实施例中，粒子感测电路202A可为二极管电路。
为确保原子粒子电荷与其它阱中的干扰信号(例如，切换噪声)电隔离，可围绕N阱305形成P型植入区域。P型植入区域由图3中的基板203表示。例如，高度为X的P型植入区域被创建在N阱区域305的底表面和粒子感测电路202A的顶表面之间。高度X可为例如1μm。因此，宽度为Y的另一个P型植入区域可被创建在N阱305的边界和导电通孔304的边界之间。宽度Y可为例如1μm。P型植入区域的构型还确保基板203内不存在导电性。
在一个实施例中，由于结电容(即，在粒子感测电路的结处的电容效应)，粒子感测电路的尺寸可影响来自原子粒子的沉积电荷的可检测电压扰动。较大的粒子感测电路与较小的粒子感测电路相比可具有较大结电容，这可导致与当使用较小粒子感测电路时相比来自原子粒子轰击的较小的电压扰动。在示例性实施例中，为检测中子粒子，尺寸为例如宽度和高度(由H表示)均1μm且长度(由L表示)13毫米(mm)的粒子感测电路将具有约30毫伏(mV)的电压扰动。相比之下，尺寸为例如宽度和高度(由H表示)均1μm且长度(由L表示)1毫米(mm)的粒子感测电路将具有约360mV的电压扰动。
在另一个示例性实施例中，为检测α粒子，尺寸为例如宽度和高度(由H表示)均1μm且长度(由L表示)0.04毫米(mm)的粒子感测电路将具有约30毫伏(mV)的电压扰动。相比之下，尺寸为例如宽度和高度(由H表示)均1μm且长度(由L表示)0.01毫米(mm)的粒子感测电路将具有约110mV的电压扰动。
来自原子粒子沉积的电荷的电压扰动能够通过粒子感测电路202A检测，如箭头320所指示。例如，粒子验证电路206A可包括传感器电路，如读出放大器。粒子验证电路206A可基于收集的电荷产生输出信号(其还可被称为传感器输出)，这将稍后在图4中描述。所得输出信号可在集成电路中触发与原子粒子轰击相关联的错误校正操作。
图4为根据本发明的实施例的具有错误检测电路的说明性集成电路。该集成电路可类似于图2的集成电路200。出于简单描述本发明的目的，仅说明集成电路200的一部分(例如，图2和图3的集成电路区域230)。将不重复已示于集成电路区域230并在上文描述的部件(例如，基板203、晶体管321和322、N阱305、基板203、导电通孔304以及浅沟槽隔离(STI)区域201A)的讨论。
如图4所示，错误检测电路包括耦合到相关联的粒子验证电路(例如，粒子验证电路206A)的粒子感测电路(例如，粒子感测电路202A)。粒子感测电路202A和粒子验证电路206A可共同检测发生在集成电路中的原子粒子轰击造成的软错误事件。一般来说，当高能量原子粒子轰击集成电路中的关键电路(例如，图3的晶体管321和322)时，发生软错误事件(“单粒子翻转”或SEU)。可产生由此导致的瞬时电压峰值，这可造成集成电路中存储元件如图1的存储器元件20的状态改变(例如，位的翻转)。
因为晶体管321和322可能潜在地被高能量原子粒子轰击，所以可在基板203中提供粒子感测电路202A以检测粒子轰击。例如，假设在晶体管条带210内发生粒子轰击(如箭头315所指示)。由原子粒子产生的杂散电荷可沉积在晶体管条带210的敏感节点(例如，晶体管321的N阱305)内。在这种情形下，粒子感测电路202A(其植入在基板203中的晶体管321和322下方)可收集来自N阱305的沉积电荷。
因此，粒子验证电路206A可通过检测来自原子粒子的沉积电荷的电压扰动(如箭头320所指示)，验证来自粒子感测电路202A的收集的电荷。应当理解，粒子验证电路206A可在图2的集成电路200的内部或外部实现。为清楚且容易说明，粒子验证电路206A被描述在集成电路区域230之外。可基于从收集的电荷检测的电压扰动，通过粒子验证电路206A产生最终电压扰动输出(例如，输出信号401)。在一个实施例中，电压扰动输出可表示轰击集成电路中敏感节点的原子粒子的粒子能量。随后，输出信号401被发送至监控电路403。
在一个实施例中，监控电路403可监控输出信号401的状态，以识别与原子粒子相关联的粒子能量并识别集成电路中的错误事件。例如，监控电路403可包括轮询电路。在一个实施例中，监控电路403可轮询输出信号401以确定预定的度量是否已改变，例如通过比较电压扰动输出(例如，输出信号401)与预定的电压阈值。当电压扰动输出超过预定的阈值时，监控电路403可产生错误校正信号(例如，错误校正信号404)至错误校验电路405。
一般来说，错误校验电路405可在集成电路200上的配置RAM(CRAM)单元(例如，图1的存储器元件20)上针对软错误(即，位翻转)进行错误检测和校正操作。例如，错误校验电路405可包括错误检测循环冗余校验(EDCRC)和擦洗电路。根据本发明的一个实施例，在原子粒子电荷的检测之前，能够降低或关闭错误校验电路405的操作频率，以便降低集成电路中的功率消耗并减少电压源噪声。错误校验电路405能够被错误校正信号404激活以对集成电路中与原子粒子轰击相关联的错误事件进行错误校正操作。
检测和校正集成电路上的软错误效应中涉及的说明性步骤示于图5。应当注意的是，在下文，图3和图4将用作示例性实施例来描述本发明。
在原子粒子轰击(如图3和图4的箭头315所指示)期间，原子粒子可将杂散电荷沉积在集成电路(例如，图2的集成电路200)中的敏感节点内。在步骤501，能够使用粒子感测电路(例如，图2的粒子感测电路202A)检测杂散电荷。例如，粒子感测电路可为二极管电路。在一个实施例中，多个粒子感测电路(例如，图2的粒子感测电路202B和20C)能够用于识别集成电路中原子粒子轰击的位置。
在步骤502，原子粒子的沉积杂散电荷然后被粒子感测电路收集。在步骤503，连接到粒子感测电路的粒子验证电路(例如，图3和图4的粒子验证电路206A)可基于收集的电荷检测电压扰动并且随后产生电压扰动输出。在一个实施例中，电压扰动输出(例如，图4的输出信号401)指示轰击集成电路的原子粒子的粒子能量。
在步骤504，使用监控电路确定电压扰动输出是否大于预定的电压阈值。如图4所示，监控电路403可轮询电压扰动输出(例如，输出信号401)以确定预定的度量是否已改变。轮询可通过比较电压扰动输出(例如，输出信号401)与预定的电压阈值来进行。在步骤505，当电压扰动输出超过预定的阈值时，监控电路403可产生错误校正信号(例如，错误校正信号404)。
在步骤506，基于错误校正信号，使用错误校验电路(例如，图4的错误校验电路405)调节错误校验操作的频率。在一个实施例中，在检测由原子粒子产生的杂散电荷之前，能够降低或关闭错误校验电路的操作频率，以便降低集成电路中的功率消耗并减少电压源噪声。错误校验电路能够被错误校正信号激活以在集成电路中对与原子粒子轰击相关联的错误事件进行错误校正操作。
本文所述的方法和装置可并入任何合适的电路。例如，所述方法和装置可并入多种类型的设备，如微处理器或其它集成电路。示例性集成电路包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)、专用标准产品(ASSP)、专用集成电路(ASIC)，仅举几例。
本文一个或更多个实施例中描述的可编程逻辑器件可为数据处理系统的部分，该数据处理系统包括以下部件中的一个或更多个：处理器；存储器；IO电路；以及外围设备。数据处理系统能够用于广泛多种应用，如计算机联网、数据联网、仪表、视频处理、数字信号处理或任何合适的其它应用，在这些应用中，使用可编程或可重新编程逻辑的优点是期望的。可编程逻辑器件能够用于执行多种不同的逻辑功能。例如，可编程逻辑器件能够被配置为与系统处理器协同工作的处理器或控制器。可编程逻辑器件还可用作用于仲裁访问数据处理系统中的共享资源的仲裁器。又如，可编程逻辑器件能够被配置为系统中的处理器和其它部件的其中一个之间的接口。在一个实施例中，可编程逻辑器件可为受让人所拥有的设备系列之一。
尽管以具体的顺序描述了方法操作，但应当理解其它操作可在所述操作之间执行，所述操作可经调节使得它们在略微不同时间发生或者所述操作可分布在允许处理操作在与处理相关联的各种间隔发生的系统中，只要覆盖操作的处理以期望的方式执行即可。
附加实施例：
附加实施例1.一种具有基板和包括形成在基板的表面处的多个晶体管的逻辑电路的集成电路，所述集成电路包括：粒子感测电路，其形成在基板内、在多个晶体管中的至少一个晶体管下方，其中粒子感测电路可操作用于检测经过逻辑电路的宇宙粒子；以及粒子验证电路，其响应于借助粒子感测电路检测宇宙粒子产生检测信号。
附加实施例2.根据附加实施例1的集成电路，其中检测信号为错误检测信号。
附加实施例3.根据附加实施例1的集成电路，其中粒子感测电路包括收集由宇宙粒子产生的电荷的二极管电路。
附加实施例4.根据附加实施例3的集成电路，其中二极管电路植入在基板中、在多个晶体管的N阱区域下方。
附加实施例5.根据附加实施例1的集成电路，其中粒子感测电路形成在多个晶体管的P阱区域内。
附加实施例6.根据附加实施例1的集成电路，其中粒子感测电路通过导电通孔电耦合至粒子验证电路。
附加实施例7.根据附加实施例1的集成电路，其中粒子验证电路包括读出放大器。
附加实施例8.根据附加实施例1的集成电路，其中粒子感测电路为多个粒子感测电路中的一个，其中每个粒子感测电路被布置以检测集成电路内的宇宙粒子的位置。
附加实施例9.根据附加实施例8的集成电路，其中粒子验证电路为多个粒子验证电路中的一个，其中多个粒子验证电路中的每个通过对应的导电通孔耦合至多个粒子感测电路中的对应一个粒子感测电路。
附加实施例10.一种具有表面和形成在表面处的至少一个晶体管的集成电路，所述集成电路包括：在集成电路的表面下方的错误检测电路，其中错误检测电路检测由经过集成电路的原子粒子产生的电荷；以及监控电路，其识别与原子粒子相关联的粒子能量并且基于由错误检测电路检测的电荷识别集成电路中的错误事件，其中监控电路基于识别的粒子能量选择性地校正错误事件。
附加实施例11.根据附加实施例10的集成电路，其中错误检测电路包括二极管电路，其通过收集由原子粒子沉积在集成电路中的杂散电荷检测电荷。
附加实施例12.根据附加实施例11的集成电路，其中二极管电路植入在距离至少一个晶体管的N阱区域约1微米至1.5微米的深度处。
附加实施例13.根据附加实施例11的集成电路，其中错误检测电路进一步包括耦合至二极管电路的传感器电路，其中传感器电路输出指示原子粒子的粒子能量的传感器输出。
附加实施例14.根据附加实施例13的集成电路，其中监控电路包括轮询电路，当传感器输出的幅值超过预定的阈值时，其基于传感器输出产生错误校正信号。
附加实施例15.根据附加实施例14的集成电路，其进一步包括：错误校正电路，其基于错误校正信号选择性地调节针对错误事件的错误校验操作的频率。
附加实施例16.一种操作具有带有基板表面的基板的集成电路的方法，所述方法包括：借助嵌入在集成电路的基板表面下方的粒子感测电路，检测由经过集成电路的粒子产生的杂散电荷；以及借助耦合至粒子感测电路的监控电路，通过确定与粒子感测电路检测的杂散电荷相关联的电压扰动是否大于预定的电压阈值，校正集成电路中的错误事件。
附加实施例17.根据附加实施例16的方法，其进一步包括：借助粒子感测电路，收集由粒子产生的杂散电荷并且将收集的杂散电荷传送至监控电路。
附加实施例18.根据附加实施例17的方法，其进一步包括：借助耦合至粒子感测电路的传感器电路，基于来自粒子的、由粒子感测电路收集的杂散电荷，产生电压扰动输出。
附加实施例19.根据附加实施例18的方法，其进一步包括：借助监控电路，接收电压扰动输出；以及借助监控电路，比较电压扰动输出与预定的电压阈值。
附加实施例20.根据附加实施例19的方法，其进一步包括：借助监控电路，当电压扰动输出超过预定的电压阈值时，产生错误校正信号。
附加实施例21.根据附加实施例20的方法，其进一步包括：借助错误校验电路，接收错误校正信号；以及借助错误校验电路，基于错误校正信号在集成电路中激活至少一个错误校正操作。
附加实施例22.根据附加实施例21的方法，其进一步包括：借助错误校验电路，在检测由经过集成电路的粒子产生的杂散电荷之前，降低至少一个错误校验操作的频率。前述内容仅说明本发明的原理并且在不偏离本发明的范围和精神的情况下本领域技术人员可做出各种修改。

Claims (20)

1.一种具有基板和包括形成在所述基板的表面处的多个晶体管的逻辑电路的集成电路，所述集成电路包括：
粒子感测电路，其形成在所述基板内、在所述多个晶体管中的至少一个晶体管下方，其中所述粒子感测电路可操作用于检测经过所述逻辑电路的宇宙粒子；以及
粒子验证电路，其响应于借助所述粒子感测电路检测所述宇宙粒子产生检测信号。
2.根据权利要求1所述的集成电路，其中所述检测信号为错误检测信号。
3.根据权利要求1所述的集成电路，其中所述粒子感测电路包括收集由所述宇宙粒子产生的电荷的二极管电路。
4.根据权利要求3所述的集成电路，其中所述二极管电路植入在所述基板中、在所述多个晶体管的N阱区域下方。
5.根据权利要求1所述的集成电路，其中所述粒子感测电路形成在所述多个晶体管的P阱区域内。
6.根据权利要求1所述的集成电路，其中所述粒子感测电路通过导电通孔电耦合至所述粒子验证电路。
7.根据权利要求1所述的集成电路，其中所述粒子验证电路包括读出放大器。
8.根据权利要求1所述的集成电路，其中所述粒子感测电路为多个粒子感测电路中的一个，其中每个粒子感测电路被布置以检测所述集成电路内的所述宇宙粒子的位置。
9.根据权利要求8所述的集成电路，其中所述粒子验证电路为多个粒子验证电路中的一个，其中所述多个粒子验证电路中的每个通过对应的导电通孔耦合至所述多个粒子感测电路中的对应一个粒子感测电路。
10.一种具有表面和形成在所述表面处的至少一个晶体管的集成电路，所述集成电路包括：
在所述集成电路的所述表面下方的错误检测电路，其中所述错误检测电路检测由经过所述集成电路的原子粒子产生的电荷；以及
监控电路，其识别与所述原子粒子相关联的粒子能量并且基于由所述错误检测电路检测的所述电荷识别所述集成电路中的错误事件，其中所述监控电路基于所识别的粒子能量选择性地校正所述错误事件。
11.根据权利要求10所述的集成电路，其中所述错误检测电路包括二极管电路，其通过收集由所述原子粒子沉积在所述集成电路中的杂散电荷检测所述电荷。
12.根据权利要求11所述的集成电路，其中所述二极管电路植入在距所述至少一个晶体管的N阱区域约1微米至1.5微米的深度处。
13.根据权利要求11所述的集成电路，其中所述错误检测电路进一步包括耦合至所述二极管电路的传感器电路，其中所述传感器电路输出表示所述原子粒子的所述粒子能量的传感器输出。
14.根据权利要求13所述的集成电路，其中所述监控电路包括轮询电路，当所述传感器输出的幅值超过预定的阈值时，所述轮询电路基于所述传感器输出产生错误校正信号。
15.根据权利要求14所述的集成电路，其进一步包括：
错误校正电路，其基于所述错误校正信号选择性地调节针对所述错误事件的错误校验操作的频率。
16.一种操作具有带有基板表面的基板的集成电路的方法，所述方法包括：
借助嵌入在集成电路的所述基板表面下方的粒子感测电路，检测由经过所述集成电路的粒子产生的杂散电荷；以及
借助耦合至所述粒子感测电路的监控电路，通过确定与由所述粒子感测电路检测的所述杂散电荷相关联的电压扰动是否大于预定的电压阈值，校正所述集成电路中的错误事件。
17.根据权利要求16所述的方法，其进一步包括：
借助所述粒子感测电路，收集由所述粒子产生的所述杂散电荷并且将所收集的杂散电荷传送至所述监控电路。
18.根据权利要求17所述的方法，其进一步包括：
借助耦合至所述粒子感测电路的传感器电路，基于来自所述粒子的、由所述粒子感测电路收集的所述杂散电荷，产生电压扰动输出。
19.根据权利要求18所述的方法，其进一步包括：
借助所述监控电路，接收所述电压扰动输出；以及
借助所述监控电路，比较所述电压扰动输出与所述预定的电压阈值。
20.根据权利要求19所述的方法，其进一步包括：
借助所述监控电路，当所述电压扰动输出超过所述预定的电压阈值时，产生错误校正信号；
借助错误校验电路，接收所述错误校正信号；
借助所述错误校验电路，基于所述错误校正信号在所述集成电路中激活至少一个错误校正操作；以及
借助所述错误校验电路，在检测由经过所述集成电路的所述粒子产生的所述杂散电荷之前，降低所述至少一个错误校验操作的频率。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797701B2 (en) 2018-01-03 2020-10-06 Honeywell International Inc. Compensating for degradation of electronics due to radiation vulnerable components
US11668845B2 (en) * 2021-07-08 2023-06-06 Consolidated Nuclear Security, LLC Wide band gap semiconductor NAND based neutron detection systems and methods

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7036059B1 (en) * 2001-02-14 2006-04-25 Xilinx, Inc. Techniques for mitigating, detecting and correcting single event upset effects in systems using SRAM-based field programmable gate arrays
US20060154432A1 (en) * 2002-09-19 2006-07-13 Sharp Kabushiki Kaisha Variable resistance functional body and its manufacturing method
CN1925327A (zh) * 2005-08-31 2007-03-07 株式会社瑞萨科技 半导体集成电路
US20080073548A1 (en) * 2006-04-06 2008-03-27 Battelle Memorial Institute, Method and apparatus for simultaneous detection and measurement of charged particles at one or more levels of particle flux for analysis of same
CN101160536A (zh) * 2004-06-30 2008-04-09 英特尔公司 用于集成电路芯片的宇宙射线检测器
US20130036325A1 (en) * 2011-08-05 2013-02-07 Fujitsu Limited Plug-in card storage device and control method thereof
US20130240744A1 (en) * 2011-05-03 2013-09-19 Trusted Semiconductor Solutions, Inc. Neutron detection chip assembly
CN103413571A (zh) * 2013-07-29 2013-11-27 西北工业大学 存储器和利用该存储器实现检错纠错的方法
US20140032135A1 (en) * 2012-04-09 2014-01-30 International Business Machines Corporation Structure and method to ensure correct operation of an integrated circuit in the presence of ionizing radiation
CN103971732A (zh) * 2014-04-30 2014-08-06 浙江大学 监控fpga的单粒子翻转效应并纠正重加载的方法及系统

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6876572B2 (en) * 2003-05-21 2005-04-05 Altera Corporation Programmable logic devices with stabilized configuration cells for reduced soft error rates
US8179694B2 (en) * 2008-03-14 2012-05-15 International Business Machines Corporation Magnetic induction grid as an early warning mechanism for space based microelectronics
US8896978B2 (en) * 2012-06-15 2014-11-25 Texas Instruments Incorporated Integrated circuit with automatic deactivation upon exceeding a specific ion linear energy transfer (LET) value

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7036059B1 (en) * 2001-02-14 2006-04-25 Xilinx, Inc. Techniques for mitigating, detecting and correcting single event upset effects in systems using SRAM-based field programmable gate arrays
US20060154432A1 (en) * 2002-09-19 2006-07-13 Sharp Kabushiki Kaisha Variable resistance functional body and its manufacturing method
CN101160536A (zh) * 2004-06-30 2008-04-09 英特尔公司 用于集成电路芯片的宇宙射线检测器
CN1925327A (zh) * 2005-08-31 2007-03-07 株式会社瑞萨科技 半导体集成电路
US20080073548A1 (en) * 2006-04-06 2008-03-27 Battelle Memorial Institute, Method and apparatus for simultaneous detection and measurement of charged particles at one or more levels of particle flux for analysis of same
US20130240744A1 (en) * 2011-05-03 2013-09-19 Trusted Semiconductor Solutions, Inc. Neutron detection chip assembly
US20130036325A1 (en) * 2011-08-05 2013-02-07 Fujitsu Limited Plug-in card storage device and control method thereof
US20140032135A1 (en) * 2012-04-09 2014-01-30 International Business Machines Corporation Structure and method to ensure correct operation of an integrated circuit in the presence of ionizing radiation
CN103413571A (zh) * 2013-07-29 2013-11-27 西北工业大学 存储器和利用该存储器实现检错纠错的方法
CN103971732A (zh) * 2014-04-30 2014-08-06 浙江大学 监控fpga的单粒子翻转效应并纠正重加载的方法及系统

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