CN106528927A - 输入输出i/o工艺映射方法和装置 - Google Patents

输入输出i/o工艺映射方法和装置 Download PDF

Info

Publication number
CN106528927A
CN106528927A CN201610864552.6A CN201610864552A CN106528927A CN 106528927 A CN106528927 A CN 106528927A CN 201610864552 A CN201610864552 A CN 201610864552A CN 106528927 A CN106528927 A CN 106528927A
Authority
CN
China
Prior art keywords
special
information
kernel
hard
hdl
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610864552.6A
Other languages
English (en)
Other versions
CN106528927B (zh
Inventor
孟祥龙
王元鹏
樊平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jing Wei Qi Li (Beijing) Technology Co., Ltd.
Original Assignee
Beijing Deep Science And Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Deep Science And Technology Co Ltd filed Critical Beijing Deep Science And Technology Co Ltd
Priority to CN201610864552.6A priority Critical patent/CN106528927B/zh
Publication of CN106528927A publication Critical patent/CN106528927A/zh
Application granted granted Critical
Publication of CN106528927B publication Critical patent/CN106528927B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及一种I/O工艺映射方法，通过在HDL设计时，将硬知识产权IP核的专用I/O的第一信息添加至所述HDL设计中；根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；根据所述第二信息，在输出网表中生成所述专用I/O的原语；根据所述专用I/O的原语，在布局时为所述专用I/O进行位置分配，使专用I/O在布局时可配置。

Description

输入输出I/O工艺映射方法和装置
技术领域
本发明涉及集成电路技术领域，尤其涉及一种专用I/O工艺映射方法和装置。
背景技术
现有技术中，现场可编程门阵列(Field－Programmable Gate Array，FPGA)在架构中，会集成不同的硬知识产权核(intellectual property core，IP核)，如ARM(AdvancedRISC Machines)或数字信号处理器(Digital Signal Processor，DSP)。在布局时，除了FPGA芯片功能布局(FPGA Place，FP)的普通输入/输出端口(input/output,I/O)之外，硬IP核存在专用I/O。此时，普通I/O和专用I/O都可能在布局时被分配具体的位置。用户在编写应用硬IP核的硬件描述语言(Hardware Description Language，HDL)设计时，顶层设计的I/O会被映射到FP的普通I/O上去，而硬IP核的专用I/O不能被映射，从而在布局时，不能对硬IP核的专用I/O分配固定的位置。
发明内容
本发明的目的是提供一种硬IP核的专用I/O工艺映射方法，使专用I/O在布局时可配置。
为实现上述目的，第一方面，本发明提供了一种I/O工艺映射方法，所述方法包括：
在HDL设计时，将硬IP核的专用I/O的第一信息添加至所述HDL设计中；
根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；
根据所述第二信息，在输出网表中生成所述专用I/O的原语；
根据所述专用I/O的原语，在布局时为所述专用I/O进行位置分配。
在一个可能的设计中，所述进行HDL设计，将硬IP核的专用I/O的第一信息添加至所述HDL设计中之后还包括：
将所述HDL设计转换为门级网表；
解析所述第一信息。
在一个可能的设计中，所述硬IP核具体为ARM。
在一个可能的设计中，所述硬IP核具体为DSP。
第二方面，本发明实施例提供了一种I/O工艺映射装置，其特征在于，所述装置包括：添加单元，判断单元，生成单元，分配单元；
所述添加单元，用于在HDL设计时，将硬IP核的专用I/O的第一信息添加至所述HDL设计中；
所述判断单元，用于根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；
所述生成单元，用于根据所述第二信息，在输出网表中生成所述专用I/O的原语；
所述分配单元，用于根据所述专用I/O的原语，在布局时为所述硬IP核的专用I/O进行位置分配。
在一个可能的设计中，所述装置还包括：转换单元，解析单元；
所述转换单元，用于将所述HDL设计转换为门级网表；
所述解析单元，用于解析所述第一信息。
在一个可能的设计中，所述硬IP核具体为ARM。
在一个可能的设计中，所述硬IP核具体为DSP。
本申请提供的I/O工艺映射方法和装置，在HDL设计时，将硬IP核的专用I/O的第一信息添加至所述HDL设计中；根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；根据所述第二信息，在输出网表中生成所述专用I/O的原语；根据所述专用I/O的原语，在布局时为所述专用I/O进行位置分配，使专用I/O在布局时可配置。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为FPGA与硬IP核连接示意图；
图2为FPGA芯片的管脚封装示意图；
图3为本发明实施例提供的专用I/O工艺映射方法流程图；
图4为本发明实施例提供的硬IP核的专用I/O示意图；
图5为本发明实施例一提供的专用I/O工艺映射方法流程图；
图6为本发明实施例二提供的专用I/O工艺映射装置示意图。
具体实施方式
图1为FPGA布局与硬IP核连接示意图，在图1中，1为FPGA上的普通I/O，2为FPGA与硬IP核之间的硬连线，用户不可见，3为硬IP核上的专用I/O。其中，硬IP核包括但不限于ARM、DSP和SDRAM。
图2为FPGA芯片的管脚封装示意图，在图2中，表示普通I/O，表示I/O。从图2可知，在FPGA的管脚封装中，硬IP核的专用I/O具有固定的位置，如果使用专用I/O就必须在布局阶段给对应的专用I/O分配其应有的固定位置。如果不使用专用I/O，则可以通过配置位将普通I/O分配到这些为专用I/O保留的位置上，当作普通I/O来使用。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
图3为本发明实施例提供的专用I/O工艺映射方法流程图。如图3所示，本发明实施例包括以下步骤：
S301，在HDL设计时，将硬IP核的专用I/O的第一信息添加至所述HDL设计中。
具体地，在进行HDL设计时，可以对硬IP核进行软包装，用第一信息表示硬IP核的专用I/O的使用情况。在一个实施例中，可以将第一信息设置为参数，通过设置的参数来表示专用I/O的使用情况，即用户通过设置对应的参数，表示哪些专用I/O被使用。比如，在一个硬IP核中，如图4所示，该硬IP核包括10个专用I/O，为f0-f9，在HDL设计时，当添加的第一信息为parameter is_f0_4_used＝1'b0时，表示用户使用f0,f1,f2,f3,f4这5个专用I/O，当添加的第一信息为parameter is_f5_9_used＝1'b0时，表示用户使用f5,f6,f7,f8,f9这5个专用I/O。
S302，根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；
具体地，编译器将HDL设计转换为门级网表时，硬IP核的解析也会在此过程中完成，此时，第一信息会被解析出来，通过查找设备数据库获取专用I/O的第二信息，该第二信息可以是专用I/O的位置信息和/或类型信息。
比如，当解析后的第一信息显示f0,f1,f2,f3,f4这5个专用I/O被使用时，可以通过查找设备数据库，获取这5个专用I/O的第二信息，以f0为例，f0的第二信息包括位置信息和类型信息，位置信息可以为(A，9)，类型信息可以为f0是乘法端口。其中，设备数据库中包括当前设备中所有器件的信息，包括第二信息。
S303，根据所述第二信息，在输出网表中生成所述专用I/O的原语；
具体地，如果HDL设计中使用的是软包装后的硬IP核，则通过逻辑综合解析出第二信息。通过检查第二信息的参数值，来判断用户想要配置硬IP核的哪些专用I/O，从而在逻辑综合后的网表中插入这些专用I/O的原语。
对于普通I/O，则将HDL设计直接映射为普通I/O的I/O原语。
S304，根据所述专用I/O的原语，在布局时为所述专用I/O进行位置分配。
具体地，布局工具可以通过原语，获取专用I/O的第二信息，比如位置信息，来自动完成对专用I/O的位置分配，以防用户将普通I/O配置到专用I/O的位置，而导致专用I/O不可用。
图5为本发明实施例一提供的专用I/O工艺映射方法流程图。如图5所示，本发明实施例包括以下步骤：
S501，HDL设计。
具体地，进行HDL设计，在HDL设计时，将硬IP核的专用I/O的第一信息添加至HDL设计中。
S502，逻辑综合。
具体地，编译器将HDL设计转换为门级网表时，硬IP核的解析也会在此过程中完成，此时，第一信息会被解析出来。
S503，普通I/O工艺映射。
具体地，对于普通I/O，则将HDL设计直接工艺映射为普通I/O的I/O原语。
S504，判断是否使用专用I/O，如果使用专用I/O，跳转至S505。
具体地，根据S502中解析后的第一信息，判断是否使用专用I/O。
S505，使用专用I/O时，跳转至S506，不使用专用I/O时，跳转至S508。
S506，从设备数据库中获取专用I/O的第二信息。
其中，该第二信息可以是位置信息和/或类型信息。
S507，生成硬IP核专用I/O的原语。
S508，生成器件相关原语。
具体地，如果HDL设计中使用的是软包装后的硬IP核，则通过逻辑综合解析出第二信息。通过检查第二信息的参数值，来判断用户想要配置硬IP核的哪些专用I/O，从而在逻辑综合后的网表中插入这些专用I/O的原语。
通过应用本发明实施例提供的专用I/O工艺映射方法，在HDL设计时，将硬IP核的专用I/O的第一信息添加至所述HDL设计中；根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；根据所述第二信息，在输出网表中生成所述专用I/O的原语；根据所述专用I/O的原语，在布局时为所述专用I/O进行位置分配，使专用I/O在布局时可配置。
图6为本发明实施例二提供的专用I/O工艺工艺映射装置示意图。如图6所示，本实施例包括：添加单元601，判断单元602，生成单元603，分配单元604；
所述添加单元601，用于在HDL设计时，将硬IP核的专用I/O的第一信息添加至所述HDL设计中；
所述判断单元602，用于根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；
所述生成单元603，用于根据所述第二信息，在输出网表中生成所述专用I/O的原语；
所述分配单元604，用于根据所述专用I/O的原语，在布局时为所述硬IP核的专用I/O进行位置分配。
本实施例还包括：转换单元605，解析单元606；
所述转换单元605，用于将所述HDL设计转换为门级网表；
所述解析单元606，用于解析所述第一信息。
通过应用本发明实施例提供的I/O工艺映射装置，添加单元，用于在HDL设计时，将硬知识产权IP核的专用I/O的第一信息添加至所述HDL设计中；判断单元，用于根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；生成单元，用于根据所述第二信息，在输出网表中生成所述专用I/O的原语；分配单元，用于根据所述专用I/O的原语，在布局时为所述硬IP核的专用I/O进行位置分配，使专用I/O在布局时可配置。
本领域普通技术人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执轨道，取决于技术方案的特定应用和设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执轨道的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种输入输出端口I/O工艺映射方法，其特征在于，所述方法包括：
在HDL设计时，将硬知识产权IP核的专用I/O的第一信息添加至所述HDL设计中；
根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；
根据所述第二信息，在输出网表中生成所述专用I/O的原语；
根据所述专用I/O的原语，在布局时为所述专用I/O进行位置分配。
2.根据权利要求1所述的方法，其特征在于，所述进行HDL设计，将硬IP核的专用I/O的第一信息添加至所述HDL设计中之后还包括：
将所述HDL设计转换为门级网表；
解析所述第一信息。
3.根据权利要求1所述的方法，其特征在于，所述硬IP核具体为ARM。
4.根据权利要求1所述的方法，其特征在于，所述硬IP核具体为DSP。
5.一种I/O工艺映射装置，其特征在于，所述装置包括：添加单元，判断单元，生成单元，分配单元；
所述添加单元，用于在HDL设计时，将硬知识产权IP核的专用I/O的第一信息添加至所述HDL设计中；
所述判断单元，用于根据所述第一信息，判断所述专用I/O是否被使用，当所述专用I/O被使用时，从设备数据库中获取所述专用I/O的第二信息；
所述生成单元，用于根据所述第二信息，在输出网表中生成所述专用I/O的原语；
所述分配单元，用于根据所述专用I/O的原语，在布局时为所述硬IP核的专用I/O进行位置分配。
6.根据权利要求5所述的装置，其特征在于，所述装置还包括：转换单元，解析单元；
所述转换单元，用于将所述HDL设计转换为门级网表；
所述解析单元，用于解析所述第一信息。
7.根据权利要求5所述的装置，其特征在于，所述硬IP核具体为ARM。
8.根据权利要求5所述的装置，其特征在于，所述硬IP核具体为DSP。
CN201610864552.6A 2016-09-29 2016-09-29 输入输出i/o工艺映射方法和装置 Active CN106528927B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610864552.6A CN106528927B (zh) 2016-09-29 2016-09-29 输入输出i/o工艺映射方法和装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610864552.6A CN106528927B (zh) 2016-09-29 2016-09-29 输入输出i/o工艺映射方法和装置

Publications (2)

Publication Number Publication Date
CN106528927A true CN106528927A (zh) 2017-03-22
CN106528927B CN106528927B (zh) 2019-07-30

Family

ID=58344665

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610864552.6A Active CN106528927B (zh) 2016-09-29 2016-09-29 输入输出i/o工艺映射方法和装置

Country Status (1)

Country Link
CN (1) CN106528927B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109740247A (zh) * 2018-12-29 2019-05-10 京微齐力(北京)科技有限公司 一种ip与efpga端口连接方法及其优选方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726902A (en) * 1995-06-07 1998-03-10 Vlsi Technology, Inc. Method and apparatus for characterizing timing behavior of datapaths for integrated circuit design and fabrication
CN1508672A (zh) * 2002-12-16 2004-06-30 中国电子科技集团公司第三十研究所 微控制器ip核
CN101246511A (zh) * 2008-02-28 2008-08-20 复旦大学 可编程逻辑器件快速逻辑块映射方法
CN101436225A (zh) * 2008-12-11 2009-05-20 国网电力科学研究院 一种动态局部可重构的嵌入式数据控制器芯片的实现方法
CN101847095A (zh) * 2009-03-25 2010-09-29 中国科学院微电子研究所 面向asic型ip核实现软件可编程的方法
CN102696020A (zh) * 2009-11-16 2012-09-26 赛门铁克公司 基于可配置缓存映射的选择性文件系统缓存
CN103106291A (zh) * 2011-11-15 2013-05-15 中国科学院微电子研究所 基于Multi-Vt技术的低功耗FPGA及配套的EDA设计方法
CN103366028A (zh) * 2012-03-31 2013-10-23 中国科学院微电子研究所 一种现场可编程门阵列芯片布局方法
CN104679628A (zh) * 2013-12-03 2015-06-03 中国科学院微电子研究所 一种现场可编程门阵列的测试方法
CN105512351A (zh) * 2014-09-23 2016-04-20 京微雅格（北京）科技有限公司 一种快速输入/输出Fast I/O的工艺映射方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5726902A (en) * 1995-06-07 1998-03-10 Vlsi Technology, Inc. Method and apparatus for characterizing timing behavior of datapaths for integrated circuit design and fabrication
CN1508672A (zh) * 2002-12-16 2004-06-30 中国电子科技集团公司第三十研究所 微控制器ip核
CN101246511A (zh) * 2008-02-28 2008-08-20 复旦大学 可编程逻辑器件快速逻辑块映射方法
CN101436225A (zh) * 2008-12-11 2009-05-20 国网电力科学研究院 一种动态局部可重构的嵌入式数据控制器芯片的实现方法
CN101847095A (zh) * 2009-03-25 2010-09-29 中国科学院微电子研究所 面向asic型ip核实现软件可编程的方法
CN102696020A (zh) * 2009-11-16 2012-09-26 赛门铁克公司 基于可配置缓存映射的选择性文件系统缓存
CN103106291A (zh) * 2011-11-15 2013-05-15 中国科学院微电子研究所 基于Multi-Vt技术的低功耗FPGA及配套的EDA设计方法
CN103366028A (zh) * 2012-03-31 2013-10-23 中国科学院微电子研究所 一种现场可编程门阵列芯片布局方法
CN104679628A (zh) * 2013-12-03 2015-06-03 中国科学院微电子研究所 一种现场可编程门阵列的测试方法
CN105512351A (zh) * 2014-09-23 2016-04-20 京微雅格（北京）科技有限公司 一种快速输入/输出Fast I/O的工艺映射方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
吕蓉: "IP核及复用", 《电子工程师》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109740247A (zh) * 2018-12-29 2019-05-10 京微齐力(北京)科技有限公司 一种ip与efpga端口连接方法及其优选方法
CN109740247B (zh) * 2018-12-29 2023-04-18 京微齐力(北京)科技有限公司 一种ip与efpga端口连接方法及其优选方法

Also Published As

Publication number Publication date
CN106528927B (zh) 2019-07-30

Similar Documents

Publication Publication Date Title
US9760668B2 (en) Automating system on a chip customized design integration, specification, and verification through a single, integrated service
WO2018205730A1 (zh) 在区块链中获得智能合约接口的方法和设备
US7415444B2 (en) Determining compliance rates for probabilistic requests
US10007492B2 (en) System and method for automatically generating device drivers for run time environments
CN102592023B (zh) 集成电路设计过程中的寄存器设计方法及装置
US7409652B1 (en) Debuggable opaque IP
US20160188501A1 (en) Reordering Responses in a High Performance On-Chip Network
US6895524B2 (en) Circuit reduction technique for improving clock net analysis performance
US7299446B2 (en) Enabling efficient design reuse in platform ASICs
US6959272B2 (en) Method and system for generating an ATPG model of a memory from behavioral descriptions
CN109543212A (zh) 可编程逻辑器件的功能测试方法、装置及计算机存储介质
US8789006B2 (en) System, method, and computer program product for testing an integrated circuit from a command line
CN109614622A (zh) 有效数据提取方法、装置、存储介质及终端
US20180336304A1 (en) Method for compression of emulation time line in presence of dynamic re-programming of clocks
US10031732B1 (en) Operation processing for high level synthesis
US20090094568A1 (en) Validation Of An Integrated Circuit For Electro Static Discharge Compliance
US7979262B1 (en) Method for verifying connectivity of electrical circuit components
CN106528927A (zh) 输入输出i/o工艺映射方法和装置
CN112733478B (zh) 用于对设计进行形式验证的装置
US20150242655A1 (en) Apparatus and Method for Software Enabled Access to Protected Hardware Resources
CN114861594B (zh) 芯片的低功耗验证方法、装置、设备及存储介质
US20130159591A1 (en) Verifying data received out-of-order from a bus
US20190147124A1 (en) Operation model generator and operation model generation method
CN109521300A (zh) 一种多功能数字化试验仪的测试方法
US6665853B2 (en) Netlist consistency checking

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20190103

Address after: 901-903, 9th Floor, Satellite Building, 63 Zhichun Road, Haidian District, Beijing

Applicant after: Jing Wei Qi Li (Beijing) Technology Co., Ltd.

Address before: 100080 Beijing Haidian A62, East of Building No. 27, Haidian Avenue, 4th Floor, A District, Haidian District

Applicant before: Beijing deep science and Technology Co., Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant