CN101436225A - 一种动态局部可重构的嵌入式数据控制器芯片的实现方法 - Google Patents

Abstract

本发明公开了一种动态局部可重构的嵌入式数据控制器芯片的实现方法。本发明采用FPGA芯片实现动态局部可重构嵌入式数据控制器芯片。支持IBM开发的CoreConnect总线的标准。CoreConnect技术使多个芯片核(IP Core)相互连接成为一个完整的新芯片成为可能。本发明实现的可重构嵌入式数据控制器芯片采用CoreConnect总线架构，采用PLB总线连接高性能的处理器核、内存控制器以及基本的外围的芯片核，可重构部分通过OPB总线进行连接。可重构部分既可是外围设备的芯片核，也可是底层算法核，而其他逻辑部分保持不变。在可重构模块占有宽度内的所有器件资源都属于可重构模块所有，可重构模块的边界必须是确定不变的。当模块间有通讯时，在边界上使用Bus Macro。

Description

一种动态局部可重构的嵌入式数据控制器芯片的实现方法

技术领域

本发明涉及一种嵌入式系统，特别是涉及一种动态局部可重构的嵌入式数据控制器芯片的实现方法，适用于电力、交通、能源等行业的自动化控制，属集成电路技术、计算机技术领域。

背景技术

传统的数据控制器一般采用通用微处理器或数字信号处理器芯片实现，其硬件电路是固定的，实现的功能单元不可现场改变。而采用可编程逻辑器件FPGA实现数据控制器，将形成一种现场可编程、可重构的“通用”新型数据控制器。

可重构系统芯片指在芯片中设置一个或多个可重构单元，使最终用户可以对芯片的部分电路结构进行现场硬编程或软编程，从而达到缩短产品面市时间、易于更新换代、延长芯片生命周期的目的。可重构技术是片上系统芯片(SoC)设计业的前沿技术领域。按照芯片配置方式可分为全部重构和局部重构两种。全部重构是指只能被全部重构，计算的中间结果必须取出放在额外的存储区，直到新的配置功能全部下载完毕，才能开始新的操作。局部重构是指允许可重构系统的一部分电路重构，操作过程中可以中断或不中断不需要重构的其余电路部分的工作。按照芯片重构方式可分为静态系统重构和动态系统重构。静态系统重构：是指目标系统的逻辑功能静态重载，即只能在运行前配置的系统。FPGA芯片功能在外部逻辑的控制下，通过存贮于存贮器中不同的目标系统数据的重新下载，而实现芯片逻辑功能的改变。对一个常规SRAM编程的FPGA，只能用于实现静态系统重构，在重新配置数据的过程中，旧的逻辑功能失去，新的逻辑功能尚未建立，电路逻辑在时间轴上断裂〔可称作系统重构时隙〕，系统功能无法动态连续。动态系统重构是指芯片能在运行过程中实现逻辑功能配置，进行局部或全部的芯片逻辑的动态重构(或称修改)。

发明内容

1、发明目的

本发明的目的之一是在于发明一种基于FPGA的动态局部可重构嵌入式数据控制器芯片的实现方法，芯片能在运行过程中实现逻辑功能配置，进行局部的芯片逻辑的动态重构(或称修改)。

2、技术方案

第一步，设计输入与综合

编写顶层设计代码，划定可重构模块的设计边界，子模块以黑盒子的形式在顶层被调用，顶层设计没有其他逻辑。实例化bus macros用于可重构模块和其他模块之间固定的数据交互通道，如图2所示。

在明确了子模块间的接口以及子模块与顶层模块的接口后，子模块设计输入与综合可以同步展开。动态可重配子模块需要具备以下特点：

■可重配模块的高度与芯片高度相同

■可重配模块的宽度必须以4个slice为倍数增长

■时钟逻辑独立于可重构模块

■可重构模块的边界固定

■可重构模块通过BUS macro与其他模块进行通信

■设计要考虑到当重配发生时不影响静态模块的操作

■可重配模块中的存储模块在重配发生时要保存数据

第二步，初始预算

初始预算估计的输入就是顶层模块的综合网表，主要完成：

■对设计进行全局区域布局

■约束每个子模块的规模和区域

■定位每个模块的输入输出

■对设计进行全局时序约束

■将bus macros放置在模块间的边界位置上

本步骤的流程为将综合生成的顶层设计逻辑网表进行实现(NGDbuild)，生成硬件原语网表(NGD)；然后将原语网表导入约束编辑器和布局规划器，进行面积约束、全局时序约束等，生成相应的约束文件(UCF)；最后再将约束文件提供给实现工具，生成约束条件下的硬件原语网表，完成初始预算。

第三步，子模块的激活实现

每个子模块的激活实现单独进行，使用单独的实现目录。具体方法：在激活模式下运行实现工具(NGDbuild)读取顶层设计、顶层用户的约束文件和当前子模块的逻辑网表作为输入，生成硬件原语网表(NGD)文件作为输出，该文件中只有当前子模块的逻辑网表被激活，其他子模块仍然是类似于黑盒子的结构框架。在激活模式下用约束编辑器为当前子模块附加时间约束，然后根据新的约束文件对所生成的NGD文件进行映射、布局布线等实现步骤。子模块完成了布局布线而且满足时序要求后，就称此模块为物理实现模块(PIM)，调用pimcreate命令将结果进行提交供合并时使用。

第四步，模块的最后合并

将所有子模块的激活实现结果和顶层实现结果有机的组织起来，完成整个设计的实现。

在合并模式下运行NGDBuild工具，NGDBuild读取顶层设计的网表文件、顶层设计的约束文件和所有物理实现模块结果文件作为输入，对整个设计顶层进行全面的实体扩展，接着对合并后的设计进行映射、布局布线，生成比特流文件。

第五步，设计确认，生成可重构设计文件

1)确认设计，静态时序分析以及功能仿真；

2)在底层编辑器(FPGA Editor)环境下手工检查布线结果，对不希望穿越边界的信号进行修正；

3)生成上电时的比特流；

4)生成每一个可重构模块的比特流；

第六步，比特流文件下载，实现动态局部可重构芯片

通过FPGA的JTAG端口下载比特流文件，即可实现动态局部可重构嵌入式数据控制器芯片。

3、有益效果

利用本发明实现的可重构系统芯片在芯片中设置一个或多个可重构单元，使最终用户可以对芯片的部分电路结构进行现场硬编程或软编程，从而达到缩短产品面市时间、易于更新换代、延长芯片生命周期的目的。

附图说明

图1是逻辑设计的动态局部重构设计流程图；

图2是总线宏单元(bus macros)用于可重构模块和其他模块之间固定的数据交互通道的示意图；

图3是初始预算阶段的流程图；

图4是一个具有两个可重构模块的设计布局图；

图5是子模块的激活实现阶段流程图；

图6是合并阶段的设计流图；

图7是实施例系统架构示意图；

图8是芯片结构示意图

具体实施方式

下面结合附图和实施例对本发明作进一步的说明。

本发明采用Xilinx公司的Virtex-II Pro FPGA芯片实现动态局部可重构嵌入式数据控制器芯片。Virtex-II Pro FPGA芯片内嵌PPC405硬CPU核，支持IBM开发的CoreConnect总线的标准。CoreConnect技术使多个芯片核(IP Core)相互连接成为一个完整的新芯片成为可能。CoreConnect技术使整合变得更为容易，而且在标准产品平台设计中的处理器、系统以及外围的核可以重复使用，以达到整个更高的系统性能。CoreConnect总线规范一共设计了三种总线和一个高性能总线与低性能总线连接的桥，分别是PLB(Processor Local Bus)、OPB(On-chipPeripheral BUS)、DCR(Device Control Register Bus)和OPB桥。本发明实现的可重构嵌入式数据控制器芯片采用CoreConnect总线架构，采用PLB总线连接高性能的处理器核、内存控制器以及基本的外围的芯片核，可重构部分通过OPB总线进行连接。可重构部分既可是外围设备的芯片核，也可是底层算法核，如N点快速离散傅立叶变换(FFT)，可根据用户需要动态配置为512点FFT或1024点FFT，而其他逻辑部分保持不变。在可重构模块占有宽度内的所有器件资源都属于可重构模块所有，可重构模块的边界必须是确定不变的。当模块间有通讯时，在边界上使用Bus Macro。

设计采用Xilinx公司的Virtex-II Pro FPGA芯片XC2V40-5FG256，系统由3个模块组成：显示模块、运算模块和输入模块，完成输入数字进行加或减的可重构运算，并将结果通过LED显示屏进行显示。

1.顶层代码设计与综合、模块代码设计与综合

采用synplify pro进行综合，顶层设计中子模块均为“黑匣子”，生成网表文件caltop.edf、adder.edf、lcd_driver.edf、pushbutton.edf、subtractor.edf；

2.初始预算

“ngdbuild-p xc2v40fg256-4-modular initial calctop.edf”

根据设计规范要求对面积、管脚等进行规划约束。

3.子模块的激活实现

Ngdbuild-p xc2v40fg256-4-modular module-active calctop.ngo

map-pr b calctop.ngd-o calctop_map.ncd calctop.pcf

par-w-ol 5-n 3-s 3 calctop_map.ncd mppr.dir calctop.pcf

cp mppr.dir/5_5_3.ncd calctop.ncd

cp../../bitgen_v2_jtag.ut.

bitgen-d-f bitgen_v2_jtag.ut-g ActiveReconfig:yes calctop.ncd

trce calctop.ncd calctop.pcf

pimcreate-ncd calctop.ncd-ngm calctop_map.ngm../../Pims

对每一个子模块进行激活。

4.模块的最后合并

ngdbuild-p xc2v40fg256-4-modular assemble-pimpath../../Pims calctop.edf

map-pr b calctop.ngd-o calctop_map.ncd calctop.pcf

par-w calctop_map.ncd calctop.ncd calctop.pcf

cp../../bitgen_v2_jtag.ut.

bitgen-f bitgen_v2_jtag.ut calctop.ncd

trce calctop.ncd calctop.pcf

将子模块与顶层设计有机的组合起来，生成完整的设计文件。

5.设计确认，生成可重构设计文件

确认设计，在底层编辑器(FPGA Editor)环境下手工检查布线结果，对不希望穿越边界的信号进行修正；分别对加法运算和减法运算两个顶层设计生成对应的比特流文件，完成可重构设计流程。

Claims (4)

1、一种动态局部可重构的嵌入式数据控制器芯片的实现方法，其特征在于，包括以下步骤：

1)编写顶层设计代码，划定可重构模块的设计边界，子模块以黑盒子的形式在顶层被调用，顶层设计没有其他逻辑；实例化bus macros用于可重构模块和其他模块之间固定的数据交互通道；在明确了子模块间的接口以及子模块与顶层模块的接口后，子模块设计输入与综合可以同步展开；

2)输入顶层模块的综合网表，用于对设计进行全局区域布局、约束每个子模块的规模和区域、定位每个模块的输入输出、对设计进行全局时序约束、将bus macros放置在模块间的边界位置上；

3)在激活模式下运行实现工具(NGDbuild)读取顶层设计、顶层用户的约束文件和当前子模块的逻辑网表作为输入，生成硬件原语网表(NGD)文件作为输出；在激活模式下用约束编辑器为当前子模块附加时间约束，然后根据新的约束文件对所生成的NGD文件进行映射、布局布线实现步骤；子模块完成了布局布线而且满足时序要求后，将结果进行提交供合并时使用；

4)将所有子模块的激活实现结果和顶层实现结果有机的组织起来，完成整个设计的实现；

5)设计确认，生成可重构设计文件；

6)比特流文件下载，实现动态局部可重构芯片。

2、根据权利要求1所述的一种动态局部可重构的嵌入式数据控制器芯片的实现方法，其特征在于，上述步骤2)进一步包括：将综合生成的顶层设计逻辑网表进行实现(NGDbuild)，生成硬件原语网表(NGD)；然后将原语网表导入约束编辑器和布局规划器，进行面积约束、全局时序约束等，生成相应的约束文件(UCF)；最后再将约束文件提供给实现工具，生成约束条件下的硬件原语网表

3、根据权利要求1所述的一种动态局部可重构的嵌入式数据控制器芯片的实现方法，其特征在于，上述步骤4)进一步包括：在合并模式下运行NGDBuild工具，NGDBuild读取顶层设计的网表文件、顶层设计的约束文件和所有物理实现模块结果文件作为输入，对整个设计顶层进行全面的实体扩展，接着对合并后的设计进行映射、布局布线，生成比特流文件。

4、根据权利要求1所述的一种动态局部可重构的嵌入式数据控制器芯片的实现方法，其特征在于，上述步骤5)进一步包括如下步骤：

1)确认设计，静态时序分析以及功能仿真；

2)在底层编辑器(FPGA Editor)环境下手工检查布线结果，对不希望穿越边界的信号进行修正；

3)生成上电时的比特流；

4)生成每一个可重构模块的比特流。

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