CN106528076A - 系统层级参数估测方法 - Google Patents

Abstract

一种系统层级参数估测方法，包含：提供硅智财数据库、硬件应用数据库以及制程技术数据库；根据硅智财数据库以及硬件应用数据库产生层级表；以及利用制程技术数据库，对于对应层级表的效能值、功率值、面积值以及成本值至少其中之一进行估测，以输出结果数据，作为制造电子系统的依据。

Description

系统层级参数估测方法

技术领域

本揭示内容是有关于一种制程技术，且特别是有关于一种系统层级参数估测系统及方法。

背景技术

随着集成电路(integrated circuit；IC)技术的进步，晶片的复杂度逐渐提高，且对于效能的需求也提升。当产业朝向系统单晶片(system on a chip；SoC)的模式发展时，在例如接口需求或是模拟电路区块的整合上，将有许多的不确定性需要克服与解决。

当晶片复杂度提升时，风险的层级也会上升。产品的开发周期将随着集成电路的复杂度增加，而延迟产品上市的周期。

发明内容

本揭示内容的一目的在于提供一种系统层级参数估测方法，包含：提供硅智财数据库、硬件应用数据库以及制程技术数据库；根据硅智财数据库以及硬件应用数据库产生层级表；以及利用制程技术数据库，对于对应层级表的效能值、功率值、面积值以及成本值至少其中之一进行估测，以输出结果数据，做为制造电子系统的依据。

本揭示内容的另一目的是在提供一种包括计算机可执行程序指令的非暂态计算机可读取媒体，以执行一种系统层级参数估测方法。系统层级参数估测方法包含：由模型产生器产生与硅智财层级相关的模型；以及由探测器根据模型执行估测，以对于效能值、功率值、面积值以及成本值至少其中之一进行估测，以产生结果数据，做为制造电子系统的依据。

本揭示内容的又一目的是在提供一种系统层级参数估测系统，包含：接口、储存装置以及处理器。接口配置以接收对应集成电路的使用者定义需求。储存装置配置以储存硅智财数据、硬件应用数据以及制程技术数据。处理器程序化以执行：使用一笔或多笔硅智财数据及硬件应用数据，以根据使用者定义需求产生层级表；根据层级表层产模型；以及根据模型执行估测，以对于效能值、功率值、面积值以及成本值至少其中之一进行估测，以产生结果数据，做为制造集成电路的依据。

应用本揭示内容的优点在于通过系统层级参数估测方法及系统的设计简化模型，以缩短模拟的时间，而轻易地达到上述的目的。

附图说明

图1为本揭示内容一实施例中，一种整合平台的示意图；

图2为本揭示内容一实施例中，对应于图1的整合平台的系统；

图3为本揭示内容一实施例中，由图2的系统实现的方法的流程图；以及

图4为本揭示内容一实施例中，执行图3的操作步骤的相机显示系统的示意图。

具体实施方式

以下揭示内容提供不同的实施例或范例，以实现本揭示内容的不同特征。以下将以各元件及其组合的特别范例简单地描述本揭示内容。当然，这些范例并非用以限制本揭示内容。举例来说，如描述第一元件形成于第二元件上，则可包含第一及第二元件直接接触的实施例，或包含在第一及第二元件间形成额外的元件而使第一及第二元件并不直接接触的实施例。此外，本揭示内容可能会在不同的范例中覆述元件标号及/或字母。这些覆述内容是为了简化及清楚解释本揭示内容的特征，而非表示这些实施例及/或结构间有关系。

本说明书中所用的用语在本公开的上下文中以及在每一用语所用的具体上下文中总体上具有其在本领域中的普通含义。在本说明书中任何地方使用示例，包括本文所讨论的任何用语的示例，仅是例证性的，而并非意图进一步限制本揭示内容或任何所例证用语的范围和含义。同样，本揭示内容并不限于在本说明书中所给定的各种实施例。

图1为本揭示内容一实施例中，一种整合平台100的示意图。在部分实施例中，整合平台100包含例如虚拟平台、虚拟机器(virtual machine；VM)及其他模块。如图所示，整合平台100接收使用者定义需求105以及输出结果数据140。于部分实施例中，使用者定义需求105是对应于命令、指令、信号及/或其他类似的形式。在部分实施例中，整合平台100是由系统、计算机、处理单元及/或其他类似的模块所实现。

在部分实施例中，使用者定义需求105包含应用需求及/或系统需求。应用需求例如包含一个产品的一组应用。举例而言，产品为多媒体装置，则多媒体装置的一组应用可包含音频播放、影片播放及/或其他类似的应用。系统需求包含例如产品的效能、功率、面积及成本(performance、power、area、cost；PPAC)。

在部分实施例中，上述的产品包含至少一集成电路，并在集成电路中提供一整个系统。其中在部分实施例中，上述在集成电路中提供的完整系统为系统单晶片或是系统整合晶片(system integrated circuit；SOIC)装置。系统单晶片装置包含例如在单一集成电路中，配置以实现手机、个人数据助理(personal data assistant；PDA)、数字摄影机、数字摄录一体机(camcorder)、数字相机、MP3播放器及/或其他类似的装置的所有电路。

为促进集成电路制程的光罩组的发展，晶片设计者通常使用来自元件库(celllibrary)的标准元件。如图所示，元件可具有几何物件，且几何物件包含例如多边形(边界)、路径及/或其他类似的物件。在部分实施例中，这些标准元件被称为硅智慧财产。为方便描述，以下将以“硅智财”简称。其他用以指称标准物件的词汇亦在本揭示内容的范围中。

如图所示，复杂且混合式的集成电路需要多种模拟及/或数字硅智财元件。在许多情况中，所有需要的硅智财都来自不同的来源。根据所需的硅智财，集成电路制造商、电路制造厂以及晶圆代工厂发展出经过例如高效能、低功率、小面积及小成本考量的制程技术，以符合使用者的需求。在部分实施例中，整合平台100配置以估测效能、功率、面积及成本，以改善制程及/或产品。由整合平台100所进行的效能、功率、面积及成本估测，将在下面的段落进行叙述。

如图1所示，整合平台100可用以实现或是包含有硅智财数据库110、硬件应用数据库112、制程技术数据库116、模型产生器120以及探测器(explorer)130。

在部分实施例中，硅智财数据库110可由配置在图2所示的储存装置204中的硬件所实现，以储存与硅智财及与硅智财结构相关的数据。如图所示，硅智财数据库110储存图2所示的硅智财数据218。图2的硅智财数据218包含与硅智财及与硅智财结构相关的数据。在部分实施例中，硅智财意指各种集成电路及/或装置，或是与各种集成电路及/或装置相关，包含例如模拟电路、逻辑电路、混合信号电路、射频装置、记忆体装置、影像感测器及处理装置。举例而言，处理装置包含例如单核心的ARM A7-C1(L1快取：64KB，L2快取：512KB)、双核心的ARM A7-C2(L1快取：64KB，L2快取：512KB)、四核心的ARM A7-C4(L1快取：64KB，L2快取：512KB)、ARM M3、GPU Mali及/或其他类似的装置。于另一范例中，记忆体装置包含例如低功率双倍数据率(lower power double data rate；LPDDR)记忆体、第二代低功率双倍数据率(LPDDR2)记忆体、第三代低功率双倍数据率(LPDDR3)记忆体、静态随机存取记忆体(staticrandom access memory；SRAM)及/或其他类似的装置。

上述的硅智财数据库110及硅智财的实施方式仅为范例性的叙述。各种不同的硅智财数据库110及硅智财的实施方式均在本揭示内容的范围中。举例而言，在不同的实施例中，硅智财数据库110可由软件实现，并/或意指与硅智财及与硅智财结构相关的信息。

在部分实施例中，图1的硬件应用数据库112可由配置在图2所示的储存装置204中的硬件所实现。如图所示，硬件应用数据库112储存图2所示的硅智财数据220。在部分实施例中，图2的硅智财数据220包含指出产品应用与硅智财用途间的关系的数据。如图所示，产品可为多媒体装置。多媒体装置的应用包含例如播放MP3。硅智财的用途意指，以所述的ARMM3处理装置以及第三代低功率双倍数据率记忆体为例，可执行对应于MP3播放的功能。其中，ARM M3处理装置可直接自第三代低功率双倍数据率记忆体存取MP3数据。另一实施例中，多媒体装置的应用包含MP3的播放，而硅智财的另一用途意指，ARM M3处理装置、静态随机存取记忆体、第三代低功率双倍数据率记忆体以及直接记忆体存取(direct memoryaccess；DMA)装置可共同运作以执行对应于MP3播放的功能。在部分实施例中，直接记忆体存取装置将MP3数据从第三代低功率双倍数据率记忆体复制到静态随机存取记忆体，且ARMM3处理装置自静态随机存取记忆体存取MP3数据。在部分实施例中，直接记忆体存取装置是指计算机系统中，允许部分硬件子系统在中央处理单元(central processing unit；CPU)外独立存取主系统记忆体的技术。

上述的硬件应用数据库112的实施方式仅为范例性的叙述。各种不同的硬件应用数据库112的实施方式均在本揭示内容的范围中。举例而言，在不同的实施例中，硬件应用数据库112可由软件实现，并/或指出产品应用与硅智财用途的关系。

在部分实施例中，图1的制程技术数据库116可由配置在图2所示的储存装置204中的硬件所实现。如图所示，制程技术数据库116储存图2所示的制程技术数据222。在部分实施例中，图2的制程技术数据222包含与制程技术相关的数据，以及与制造硅智财相关的参数。举例而言，硅智财的制造包含不同的制程技术，包含例如0.25微米、0.18微米、0.15微米、0.13微米、0.11微米、90纳米、65纳米、40纳米、28纳米制程及/或其他类似的制程。举例而言，28纳米制程技术包含28纳米高效能微型移动计算(28nanometer high performancecompact mobile computing；28HPC)技术及/或类似的制程技术。在部分实施例中，28纳米高效能微型移动计算技术用来制造主流的智能装置、数字电路、储存装置以及单晶片应用。相较于部分技术，28纳米高效能微型移动计算技术可使电路设计达到小晶粒(die)尺寸、较少的过度设计(over-design)以及明显的功耗下降。

在部分实施例中，硅智财与不同的元件设计相关，例如互补式金氧半场效晶体管(complementary metal-oxide-semiconductor field effect transistor；CMOSFET)、应变互补式金氧半场效晶体管(strained CMOSFET)、鳍式结构场效晶体管、高压晶体管及/或其他类似的元件。对应于上述的元件设计，相关的半导体设计参数包含例如阀值电压、崩溃电压(breakdown voltage)、消耗电流、开关速度及或其他类似的参数。

上述的制程技术数据库116的实施方式仅为范例性的叙述。各种不同的制程技术数据库116的实施方式均在本揭示内容的范围中。举例而言，在不同的实施例中，制程技术数据库116可由软件实现，并/或意指与制程技术相关的信息，以及与硅智财相关的参数。

如上所讨论的，制程技术意指用以制造例如对应硅智财的半导体装置的过程。在部分实施例中，制程技术是与例如沉积、移除、图案化(patterning)及改变电性(例如掺杂(doping))相关。在部分实施例中，沉积是将物质成长于、覆盖于及/或转移于晶圆上的制程。沉积制程包含例如物理气相沉积(physical vapor depositon；PVD)、化学气相沉积(chemical vapor depositon；CVD)、电化学沉积(electrochemical depositon；CVD)、分子束磊晶(molecular beam epitaxy；MBE)、原子层沉积(atomic layer deposition；ALD)及/或其他类似的制程。在部分实施例中，移除是将物质从晶圆上移除的制程，并包含例如蚀刻制程。举例而言，移除制程包含化学机械平坦化(chemical mechanical planarization；CMP)，用以将半导体结构的表面平坦化。在部分实施例中，图案化，又称为微影技术(lithograpy)，是用以形塑沉积物质的制程。图案化制程包含例如使用光阻物质选择性地将部份半导体结构遮住，将半导体结构以特定波长的光进行曝光，并以显影溶剂(developer solution)洗去未曝光的区域。在部分实施例中，改变电性包含在所选的区域上，以扩散及/或离子布植进行掺杂。如图所示，接在掺杂制程后可进行退火(annealing)制程，包含例如炉管退火(furnace anneal)或快速热退火(rapid thermal anneal)，以激发布植的掺杂物(dopant)。

如图1及图2所示，对应所接收的使用者定义需求105，模型产生器120至少根据硅智财数据库110产生一个模型224(如图2所示)。模型224与硅智财的层级相关。于部分实施例中，模型224包含以层级性的方式表现一个给定的硅智财及/或给定的次系统的效能、功率、面积及成本。于部分实施例中，给定的硅智财与至少一集成电路相关。在部分实施例中，次系统包含至少一处理装置，包含例如中央处理器、数字信号处理器(digital signalprocessor；DSP)及/或类似的装置。

如图1及图2所示，探测器130接收如图2所示，从模型产生器120而来的模型224。在部分实施例中，根据如图2所示的模型224，探测器130存取制程技术数据库116以模拟对应至少一架构的一个或多个对应的制程。在部分实施例中，架构意指如上所述的产品的集成电路的组态、功能及/或电性。

在部分实施例中，探测器130包含估测器135。估测器135配置以根据图2所示的模型224，对上述的架构的效能值、功率值、面积值、成本值或其组合进行估测。根据至少一估测值，估测器135移除至少一并未符合使用者定义需求105而有缺陷的架构。如图所示，当估测的功率值大于对应使用者定义需求105的预设功率值时，估测器135认定如上所述的架构，意指产品的集成电路的结构、功能及/或电性，具有缺陷。估测器135移除具有缺陷的架构。

在探测器130移除有缺陷的架构后，整合平台100输出结果数据140以进行分析及/或评估。在部分实施例中，结果数据140包含对应于效能、功率、面积、成本的架构技术组态排序、效能值、功率值、面积值、成本值的估测及/或其他类似的数据。如图所示，当根据一个所选的技术所建立的架构的功率值是最小的功率值时，结果数据140中对应于效能、功率、面积、成本的架构技术组态排序显示使用所选技术的此架构具有最高的排名。在不同实施例中，结果数据140用以在产品设计及/或生产前，对产品进行早期估测。

图2为本揭示内容一实施例中，用以实现图1的整合平台100的系统200。系统200中的不同元件的标号绘示于图2中。在部分实施例中，系统200是实现于用以实现图1的整合平台100的计算机中，或是由该计算机实现。用以实现系统200的各种不同装置均位于本揭示内容的范围中。

如图所示，系统200包含处理器202以及储存计算机程序码206的非暂态计算机可读取的储存装置204。在部分实施例中，处理器202配置以执行储存在计算机可读取的储存装置204中的计算机程序码206，以执行包含例如图3所示步骤的操作步骤。

在部分实施例中，计算机可读取的储存装置204储存计算机程序码206，以执行包含例如图3所示的步骤。在不同实施例中，计算机可读取的储存装置204亦在计算机程序码206的外储存不同的数据，以执行包含例如图3所示步骤的操作步骤。

在另一实施例中，计算机可读取的储存装置204亦在执行包含例如图3所示步骤的操作步骤时，储存所产生及/或所需要的数据。如图所示，在执行包含例如图3所示步骤的操作步骤时，所产生及/或所需要的数据包含以下将详述的硅智财数据218、硬件应用数据220、制程技术数据222、模型224及/或一组可执行指令。

如图2搭配图1所示，对应使用者定义需求105，处理器202配置以执行计算机程序码206，以执行图1所示的模型产生器120、探测器130及/或估测器135的步骤及/或功能。

在部分实施例中，根据图1中的使用者定义需求105，处理器202执行计算机程序码206以使用一笔或多笔硅智财数据218及硬件应用数据220，以产生层级表223。在部分实施例中，硅智财数据218是与硅智财的区块组态相关，其中在部分实施例中，区块是指电子元件。在部分实施例中，硬件应用数据220指出产品应用与硅智财用途间的关系。如图所示，当使用者定义需求105对应于产品的特定应用时，处理器202根据使用者定义需求105执行计算机程序码206，以为了构成产品收集合适的硅智财而存取硬件应用数据220。根据使用者定义需求105，处理器202执行计算机程序码206，以进一步存取硅智财数据218，获得与合适的硅智财的区块组态相关的数据，进一步产生层级表223。

在部分实施例中，层级表223包含次系统层级、硅智财层级以及区块层级。次系统层级定义包含如上所述的硅智财的各个次系统。硅智财层级定义包含区块(未绘示)的各个硅智财。区块层级定义各个区块的参数。在部分实施例中，次系统包含至少一处理装置，包含例如中央处理器、数字信号处理器及/或类似的装置。在部分实施例中，各个区块，意指至少一电子元件，包含技术参数、实现参数、通用参数、成本参数及/或其他类似的参数。

接着，处理器202执行计算机程序码206，以根据层级表223产生模型224。在部分实施例中，层级表223包含如上所述的参数，且处理器202执行计算机程序码206以处理层级表223中的参数，以建构模型224或是包含于模型224的数据库。在部分实施例中，模型224包含具有至少一上述的装置的硬件应用规格、制程技术规格及设计规格的数据库(未绘示)。

在部分实施例中，根据模型224，处理器202执行计算机程序码206，以产生至少一架构(未绘示)。如图所示，应用需求指出MP3的播放需要例如128K位元播放率、4MB的文件大小、4分钟的长度并将数据储存于第三代低功率双倍数据率记忆体。对于这样的应用需求，模型224包含具有ARM M3处理装置、直接记忆体存取装置、第三代低功率双倍数据率记忆体及静态随机存取记忆体的数据库。处理器202执行计算机程序码206，以产生架构。此架构定义为从第三代低功率双倍数据率记忆体存取数据的ARM M3处理装置。在另一实施例及/或更包含在本实施例中，处理器202执行计算机程序码206，以产生另一架构。此架构定义为直接记忆体存取装置用以将数据从静态随机存取记忆体复制到第三代低功率双倍数据率记忆体，接着ARM M3处理装置由静态随机存取记忆体存取数据。

如上所述，在部分实施例中，架构意指产品的集成电路的组态、功能及/或电性。在部分实施例中，架构包含如上所述的一些硅智财。

在部分实施例中，处理器202更执行计算机程序码206，以利用制程技术数据222，如图所示，根据模型224执行对于效能值、功率值、面积值以及成本值至少其中之一的估测，以针对所产生的架构产生结果数据140。如图所示，根据模型224，上述的估测可由制程技术数据222获得相关的制程数据，并使用相关制程数据模拟用以产生架构的制程来执行。在执行估测后，可产生对应所产生的架构的制程的模拟结果数据140。

在部分实施例中，结果数据140包含例如对应于所产生架构的效能值、功率值、面积值及成本值至少其中之一。在部分实施例中，结果数据140做为实现所产生架构的制程的依据。在部分实施例中，制程技术数据222包含与制程技术相关的数据以及制造硅智财的相关参数。如图所示，与对应使用者定义需求105的硅智财制程及硬件应用相关的制程被模拟。根据模拟结果，效能值、功率值、面积值、成本值或其组合可被估测。根据估测值，至少一并未符合使用者定义需求105而有缺陷的架构可被辨识出及/或被移除。如图所示，当估测的成本值高于对应使用者定义需求105的预设成本值时，估测器135认定此架构是有缺陷的，且估测器135移除具有缺陷的架构。

在部分实施例中，处理器202是由例如中央处理器、多个处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit；ASIC)、合适的处理单元及/或其他类似的装置实现。上述用以实现处理器202的电路或单元仅为范例性的描述。各种用以实现处理器202的不同电路及单元均位于本揭示内容的范围中。

在部分实施例中，计算机可读取的储存装置204可由例如电子装置、磁性装置、光学装置、电磁装置、红外线装置、半导体装置及/或其他类似的装置实现。举例而言，计算机可读取的储存装置204包含半导体记忆体、磁带、可卸除计算机磁盘机、随机存取记忆体、只读记忆体(read-only memory；ROM)、固态磁盘、光学盘片及/或其他类似的装置。以包含光学盘片的计算机可读取的储存装置204为例，计算机可读取的储存装置204包含例如只读光盘(compact disc-read only memory；CD-ROM)、可读写光盘(compact disc-read/write；CD-R/W)、数字视频光盘(digital video disc；DVD)或其他类似的装置。

在部分实施例中，计算机可读取的储存装置204储存计算机程序码206，以执行如图1所示的模型产生器120以及探测器130的操作步骤。于部分实施例中，计算机可读取的储存装置204也储存指令207，以与外部的机器及/或设备沟通。于部分实施例中，处理器202执行指令207以产生由制造设备(未绘示)读取的命令及/或指令，以根据结果数据140制造半导体装置。如图所示，结果数据140包含对应于具有多种数值的不同架构的数据，数值包含例如效能值、功率值、面积值及成本值至少其中之一。根据结果数据140，处理器220执行指令207，以产生对应于不同架构中合适的一个架构给所提供的制造设备(未绘示)。所提供的制造设备接着根据命令制造半导体装置或集成电路。

在部分实施例中，处理器202透过总线208电性耦接于计算机可读取的储存装置204。处理器202可透过总线208与计算机可读取的储存装置204沟通。

更进一步地，在部分实施例中，处理器202透过总线208与多种周边装置及/或外部设备。如图2所示，处理器202透过总线208与输入输出接口210电性连接。输入输出接口210电性耦接于周边装置，包含例如显示装置(未绘示)。显示装置可由例如阴极射线管(cathode ray tube；CRT)、液晶显示器(liquid crystal display；LCD)及/或其他类似的装置实现。因此，处理器202可透过输入输出接口210与显示装置沟通。透过输入输出接口210，处理器202可与其它的周边装置进行信息及/或指令的沟通，周边装置可包含例如键盘、鼠标、轨迹球、轨迹板、触控屏幕、游标方向键及/或其他类似的装置。上述的周边装置仅为范例性的描述。不同的周边装置均位于本揭示内容的范围。在部分实施例中，输入输出接口210包含显示装置。显示装置配置以示出结果数据140的信息，包含例如架构技术组态的排序。

在部分实施例中，处理器202亦透过总线208电性耦接于网络接口212，以透过网络接口212存取网络214。透过网络214，处理器202以及计算机可读取的储存装置204可与外部装置及/或连接到网络214的装置沟通。在部分实施例中，透过网络214，网络接口212接收如图1所示的使用者定义需求105。在部分实施例中，是由输入输出接口210接收使用者定义需求105。在更具有的实施例中，网络接口212透过网络214传送结果数据140至使用者装置。举例而言，使用者装置可为计算机及/或其他类似的装置。

在部分实施例中，网络接口212是由无线网络接口及/或有线网络接口实现。无线网络接口包含例如蓝芽、WIFI、WIMAX、GPRS、WCDMA及/或其他类似的接口。有线网络接口包含例如乙太网络、通用串行端口(universal serial bus；USB)、IEEE-1394及/或类似的接口。

图2的系统200的组态仅为范例性的叙述。不同的系统200的组态均位于本揭示内容的范围。举例而言，在不同的实施例中，计算机可读取的储存装置204可由非暂态计算机可读取储存媒介实现，并例如由上述图3所示的可执行操作步骤的可执行指令及/或计算机程序码进行编码。

图3为本揭示内容一实施例中，由图2的系统200实现的方法300的流程图。图1的整合平台100以及图2的系统200的操作步骤，是由图3的方法300进行描述。方法300中不同操作步骤的标号在图3中绘示出。

任何熟悉此技艺者将了解到方法300中的操作步骤均可依实际需要调整其前后顺序。任何熟悉此技艺者亦可了解到方法300可在本实施方式中所提及的步骤在不脱离本案内容的精神和范围内，可增加额外的步骤。

如图3所示，在操作步骤305，整合平台100提供图1中的硅智财数据库110、硬件应用数据库112以及制程技术数据库116。对应图2，储存装置204储存硅智财数据218、硬件应用数据220以及制程技术数据222。如图所示，硅智财数据库110被提供以储存与硅智财相关的硅智财数据218。硅智财数据218意指例如ARM Cortex-A7处理装置、ARM M3处理装置、直接记忆体存取装置、第三代低功率双倍数据率记忆体及静态随机存取记忆体。硬件应用数据库112被提供以储存硬件应用数据220。硬件应用数据220指出产品应用与硅智财用途间的关系。制程技术数据库116被提供以储存制程技术数据222。制程技术数据222与制程技术以及与制造硅智财相关的参数。

于操作步骤310，在部分实施例中，模型产生器120根据硅智财数据库110产生层级表223。在更具有的实施例中，模型产生器120根据硅智财数据库110及硬件应用数据库112产生层级表223。接着，模型产生器120根据层级表223产生模型224。在部分实施例中，模型224与硅智财的层级相关。对应于图2，输入输出接口210或是网络接口212接收针对集成电路的使用者定义需求105，且处理器202执行计算机程序码206以使用一笔或多笔硅智财数据218以及硬件应用数据220，以根据使用者定义需求105产生层级表223。接着，处理器202执行计算机程序码206以根据层级表223产生模型224。如图所示，硬件应用需求指出MP3的播放需要例如128K位元播放率、4MB的文件大小、4分钟的长度并将数据储存于第三代低功率双倍数据率记忆体。对于这样的应用需求，模型224包含具有ARM M3处理装置、直接记忆体存取装置、第三代低功率双倍数据率记忆体及静态随机存取记忆体的数据库，以对应与上述的操作步骤305相关的硅智财。

层级表223包含至少一装置(未绘示)或是至少一装置中的次区块(未绘示)的功率定义的信息。在部分实施例中，至少一装置可由具核心的装置或是不具核心的装置实现。在更具有的实施例中，具核心的装置为主电路，不具核心的装置为周边电路。如图所示，由使用者定义需求所对应的产品是ARM Cortex-A7处理装置。ARM Cortex-A7处理装置包含至少一具核心的装置以及一不具核心的装置。至少一具核心的装置具有次区块，包含例如规格为ARMv7 32b CPU virtual 40b PA的核心电路、数据引擎Neon、浮点数单元以及为16-64K的一级快取(1-Cache)以及为16-64K的数据快取(D-Cache)的记忆体电路。不具核心的装置具有次区块，包含例如侦测控制单元(snoop control unit)、L2快取的记忆体电路以及总线接口。各个次区块的功率定义是与硅智财功率精细度(granularity)相关，且硅智财功率精细度指出多种次功率状态，包含例如动态及静态逻辑功率、动态及静态时脉功率、动态及静态的静态随机存取记忆体功率以及其他动态及静态功率。硅智财功率精细度亦定义不同的次功率的功率数目，以便于执行估测的过程，包含例如根据模型224进行的功率估测。功率估测将于下面进行叙述。

于操作步骤315，在部分实施例中，探测器130根据模型224对例如所述的效能值、功率值、面积值以及成本值至少其中之一进行估测，以产生结果数据140，以使结果数据140做为制造系统的依据，其中系统包含例如集成电路。在不同的实施例中，探测器130使用制程技术数据库116来执行对应于层级表223的估测，以输出结果数据140，做为制造系统单晶片或是系统整合晶片的依据。对应于图2，处理器202执行计算机程序码206，以使用制程技术数据222根据模型224执行估测，以产生结果数据140，以使结果数据140做为制造包含系统的依据，且系统可例如为图4所示的相机显示系统400。

在操作步骤315后，与图2相关的部分实施例中，处理器202执行指令207，以对所提供的制造设备(未绘示)产生对应于结果数据140的命令。所提供的制造设备接着根据命令制造半导体装置或集成电路。

在部分实施例中，层级表223为单一的层级查找表(lookup table；LUT)，且模型224为单一且独立的整体电子系统层(electronic system level；ESL)模型。于部分实施例中，此单一的整体电子系统层包含数据库，并针对上述不同的次系统、硅智财及/或区块具有通用标准规格(common standard specification)。在这样的实施例中，此单一的整体电子系统层的数据库是被简化的，并未与其他的模型相连结。

在部分技术中，计算机针对各个硅智财或晶片产生不同的非层级表。接着，根据非层级表，计算机产生不同的模型。然而，这些模型彼此间具有强烈的相关性，使根据这些模型的估测耗费很长的时间。

和上述的技术相较，在部分实施例中，用以实现图1的整合平台100的图2的系统200根据单一且独立的整体电子系统层执行估测。如上所述，单一的整体电子系统层包含简化的数据库，在操作步骤315所需的估测时间将由于简化的数据库而缩短。

图4为本揭示内容一实施例中，执行图3的操作步骤的相机显示系统400的示意图。在部分实施例中，图1的使用者定义需求105用以产生图4的相机显示系统400。相机显示系统400包含例如影像感测器405、D实体层(D-PHY)单晶片系统410、D实体层415、相机串行接口(camera serial interface；CSI)420以及影像信号处理器(imaging signalprocessor；ISP)425。影像感测器405、D实体层单晶片系统410、D实体层415、相机串行接口420以及影像信号处理器425是以图4所示的顺序耦接，并共同运作以感测、传送并处理影像信号。如所述的，层级表223是单一的层级查找表，以简化而使影像感测器405、D实体层单晶片系统410、D实体层415、相机串行接口420以及影像信号处理器425的各别参数合而为一个整体。

对应于为单一的层级查找表的层级表223，模型224在部分实施例中，是由如上所述的单一且独立的整体电子系统层模型所实现。如同所述的，单一且独立的整体电子系统层模型包含影像感测器405、D实体层单晶片系统410、D实体层415、相机串行接口420以及影像信号处理器425的整体规格，且不与任何其他的模型连结。于部分与图2相关的实施例中，处理器202更执行计算机程序码206以自制程技术数据222获得相关的制程数据，以利用上述的单一的整体电子系统层模型模拟架构的制程。

在部分技术中，计算机针对图4中的影像感测器405、D实体层单晶片系统410、D实体层415、相机串行接口420以及影像信号处理器425产生不同的非层级表，且非层级表不包含如上所述的次系统层级、硅智财层级以及区块层级。非层级表包含参数，而不包含例如包含次系统层级、硅智财层级以及区块层级的层级。根据非层级表，计算机产生不同的模型，包含例如影像感测器模型、D实体层单晶片系统模型、D实体层模型、相机串行接口模型以及影像信号处理器模型。然而，影像感测器模型、D实体层单晶片系统模型、D实体层模型、相机串行接口模型以及影像信号处理器模型彼此间具有强烈的相关性，使根据这些模型的估测耗费很长的时间。

和上述的技术相较，如在操作步骤310中所讨论的，在部分实施例中，层级表223为单一的层级查找表，且模型224为单一的整体电子系统层模型。因此，在操作步骤315所需的估测时间将因而缩短。如图4所示，单一的层级查找表包含对应于影像感测器405、D实体层单晶片系统410、D实体层415、相机串行接口420以及影像信号处理器425，且形成一个阵列并具有层级的参数。单一的整体电子系统层模型包含影像感测器405、D实体层单晶片系统410、D实体层415、相机串行接口420以及影像信号处理器425的整体规格。因此，根据图2，处理器202执行计算机程序码206，以使用单一的整体电子系统层模型，自制程技术数据222获得相关的制程数据，而不链接其他模型。接着，处理器202更执行计算机程序码206以使用相关的制程数据模拟所产生的架构的制程。通过使用单一的整体电子系统层模型，而不链接其他模型，操作步骤315所需的估测时间将由于简化的数据库而缩短。

虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，任何熟悉此技艺者，在不脱离本揭示内容的精神和范围内，当可作各种的更动与润饰，因此本揭示内容的保护范围当视所附的权利要求书所界定的范围为准。

Claims (1)

1.一种系统层级参数估测方法，其特征在于，包含：

提供一硅智财数据库、一硬件应用数据库以及一制程技术数据库；

根据该硅智财数据库以及该硬件应用数据库产生一层级表；以及

利用该制程技术数据库，对于对应该层级表的一效能值、一功率值、一面积值以及一成本值至少其中之一进行一估测，以输出一结果数据，作为制造一电子系统的依据。