CN106330139A - 延迟单元 - Google Patents
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Abstract
本发明提供了一种延迟单元，该延迟单元至少一个第一PMOS晶体管，第一PMOS晶体管的源极接电源，延迟单元还包括至少一个第二NMOS晶体管，第二NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第一PMOS晶体管栅长的两倍以上，且每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，且第二NMOS晶体管的栅极接电源。使通过NMOS晶体管的信号在上升沿被大幅度地延迟，最终在保证SNFP具有足够的读裕度的同时，有效地降低了SNSP的延迟时间过大对器件性能的影响。
Description
技术领域
本发明涉及集成电路技术领域，具体而言，涉及一种延迟单元。
背景技术
针对于SRAM和ROM这类存储器，由于SRAM和ROM的存储单元读出数据时是由NMOS晶体管的性能主导的，所以需要该发明的延迟单元做时序控制。然而，与双极晶体管不同，在不同的晶片之间以及在不同的批次之间，NMOS晶体管这种金属-氧化物-半导体-场效晶体管(MOSFET)的参数变化很大。
为了在一定程度上减轻电路设计任务的困难，工艺工程师们要保证器件的性能在某个范围内，主要以报废超出这个性能范围的芯片的措施来严格控制预期的参数变化。通常提供给设计师的MOS晶体管的性能范围只适用于数字电路并以“工艺角”(Process Corner)的形式给出，工艺角的定义如图1所示，速度快的NMOS晶体管和速度快的PMOS晶体管为FNFP；速度快的NMOS晶体管和速度慢的PMOS晶体管为FNSP；速度慢的NMOS晶体管和速度快的PMOS晶体管为SNFP；速度慢的NMOS晶体管和速度慢的PMOS晶体管为SNSP，四个工艺角(即四个工艺临界点)所确定的矩形区域表示可接受的晶片。
上述工艺角中SNFP具有最差的读裕度，为了保证SNFP具有足够的读裕度，通常需要有足够的延迟时间，然而由于上述四个工艺角FNFP、FNSP、SNFP和SNSP具有不同的延迟时间，其中SNSP的延迟时间最大，因此在保证SNFP具有足够延迟时间的同时，SNSP的延迟时间会过大，从而会导致器件的性能变差。
发明内容
本发明的主要目的在于提供一种延迟单元，以解决现有技术中在保证SNFP具有足够的读裕度的同时SNSP的延迟时间过大从而对器件性能造成影响的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种延迟单元，该延迟单元包括至少一个第一PMOS晶体管，第一PMOS晶体管的源极接电源，延迟单元还包括至少一个第二NMOS晶体管，第二NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第一PMOS晶体管栅长的两倍以上，且每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，且第二NMOS晶体管的栅极接电源。
进一步地，延迟单元还包括至少一个第一NMOS晶体管，第一NMOS晶体管的漏极接地，第一NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，且一个第一NMOS晶体管和一个第一PMOS晶体管组成一个CMOS反相器，沿信号的传输方向上的第一个CMOS反相器的输入端为延迟单元的输入端。
进一步地，延迟单元还包括至少一个第一NMOS晶体管，且一个第一NMOS晶体管和一个第一PMOS晶体管组成一个CMOS反相器时，每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个CMOS反相器中第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个CMOS反相器的输出端，且第二NMOS晶体管的栅极接电源。
进一步地，至少一个第一NMOS晶体管的栅长是第一PMOS晶体管栅长的两倍以上。
进一步地，延迟单元还包括至少一个第二PMOS晶体管，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第二PMOS晶体管栅长的两倍以上，且第二PMOS晶体管的栅极接地。
进一步地，第二NMOS晶体管连接在CMOS反相器的输出端，且第二NMOS晶体管的栅极接电源时，一个第二NMOS晶体管和一个第二PMOS晶体管并联组成一个CMOS传输门。
进一步地，至少一个第一PMOS晶体管的漏极连接第二NMOS晶体管的漏极，且第二NMOS晶体管的源极接电源时，至少一个第一PMOS晶体管中的第一PMOS晶体管的漏极还连接CMOS传输门的输入端。
进一步地，延迟单元包括多个CMOS反相器，且多个CMOS反相器中的至少一个第一NMOS晶体管的源极连接一个第二NMOS晶体管的漏极。
进一步地，CMOS反相器的输出端直接连接有负载。
进一步地，延迟单元包括依次连接的多个初级延迟单元，其中，初级延迟单元包括CMOS反相器和负载。
进一步地，负载为电容和/或电阻。
进一步地，延迟单元还包括依次连接的与非门和变频器，与非门的输入端连接沿信号的传输方向上的最后一个CMOS反相器的输出端，且变频器的输出端为延迟单元的输出端。
应用本发明的技术方案，本发明提供了一种延迟单元，该延迟单元包括至少一个第一PMOS晶体管和至少一个第二NMOS晶体管，由于第二NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第一PMOS晶体管栅长的两倍以上，且每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，且第二NMOS晶体管的栅极接电源。由于本申请的延迟单元中设置有上述连接关系的第二NMOS晶体管，并且对连接于第一PMOS晶体管的第二NMOS晶体管的栅长也进行了调整，从而减少了延迟单元中通过NMOS晶体管的电流，进而使通过NMOS晶体管的信号在上升沿被大幅度地延迟，同时使通过PMOS晶体管的电流基本保持不变，从而使通过PMOS晶体管的信号在下降沿仅被极小幅度地延迟，最终在保证SNFP具有足够的读裕度的同时，有效地降低了SNSP的延迟时间过大对器件性能的影响。
附图说明
构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了现有技术中MOS晶体管的工艺角的示意图；
图2示出了本发明中一种延迟单元的电路图；以及
图3示出了本发明中另一种延迟单元的电路图。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述做出相应解释。
由背景技术可知，由于上述四个工艺角FNFP、FNSP、SNFP和SNSP具有不同的延迟时间，其中SNSP的延迟时间最大，因此在保证SNFP具有足够延迟时间的同时，SNSP的延迟时间会过大，从而会导致器件的性能变差。本发明的发明人针对上述问题进行研究，提供了一种延迟单元。如图2至3所示，该延迟单元包括至少一个第一PMOS晶体管，第一PMOS晶体管的源极接电源，延迟单元还包括至少一个第二NMOS晶体管120，第二NMOS晶体管120的栅长大于等于第一PMOS晶体管的栅长，至少一个第二NMOS晶体管120中至少有一个第二NMOS晶体管120的栅长为第一PMOS晶体管栅长的两倍以上，且每个第二NMOS晶体管120包括以下连接关系：第二NMOS晶体管120的漏极连接至少一个第一PMOS晶体管的漏极，第二NMOS晶体管120的栅极接电源，且第二NMOS晶体管120的源极接地；或第二NMOS晶体管120的漏极连接至少一个第一PMOS晶体管的漏极，且第二NMOS晶体管120的栅极接电源。
由于本申请的延迟单元中设置有上述连接关系的第二NMOS晶体管，并且对连接于第一PMOS晶体管的第二NMOS晶体管的栅长也进行了调整，从而减少了延迟单元中通过NMOS晶体管的电流，进而使通过NMOS晶体管的信号在上升沿被大幅度地延迟，同时使通过PMOS晶体管的电流基本保持不变，从而使通过PMOS晶体管的信号在下降沿仅被极小幅度地延迟，最终在保证SNFP具有足够的读裕度的同时，有效地降低了SNSP的延迟时间过大对器件性能的影响。
在本发明的上述延迟单元中，优选地，延迟单元还包括至少一个第一NMOS晶体管，第一NMOS晶体管的漏极接地，第一NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，且一个第一NMOS晶体管和一个第一PMOS晶体管组成一个CMOS反相器110，沿信号的传输方向上的第一个CMOS反相器110的输入端为延迟单元的输入端。上述CMOS反相器110由于第一NMOS晶体管和第一PMOS晶体管中一个总是截止的，从而能够大幅度地降低功耗，并且也有效地提高了器件的处理速度。
更为优选地，当延迟单元还包括至少一个第一NMOS晶体管，且一个第一NMOS晶体管和一个第一PMOS晶体管组成一个CMOS反相器110时，每个第二NMOS晶体管120可以包括以下连接关系：第二NMOS晶体管120的漏极连接至少一个CMOS反相器110中第一PMOS晶体管的漏极，第二NMOS晶体管120的栅极接电源，且第二NMOS晶体管120的源极接地；或第二NMOS晶体管120的漏极连接至少一个CMOS反相器110的输出端，且第二NMOS晶体管120的栅极接电源。具有上述栅长的第二NMOS晶体管120由于与CMOS反相器110连接，从而不仅能够大幅度地降低功耗，有效地提高了器件的处理速度，还能够减少了延迟单元中通过NMOS晶体管的电流，进而使通过NMOS晶体管的信号在上升沿被大幅度地延迟，同时使通过PMOS晶体管的电流基本保持不变，从而使通过PMOS晶体管的信号在下降沿仅被极小幅度地延迟。
在本发明的上述延迟单元中，优选地，至少一个第一NMOS晶体管的栅长是第一PMOS晶体管栅长的两倍以上。即在至少一个CMOS反相器110中NMOS晶体管的栅长远大于其中PMOS晶体管的栅长，从而在具有上述CMOS反相器110的延迟单元中，低电平信号在通过CMOS反相器110时被NMOS晶体管大幅度的延迟，或者使通过PMOS晶体管的高电平信号在下降沿仅被极小幅度地延迟，从而在保证SNFP具有足够的读裕度的同时，进一步有效地降低了SNSP的延迟时间过大对器件性能的影响。
在本发明的上述延迟单元中，优选地，延迟单元还包括至少一个第二PMOS晶体管，至少一个第二NMOS晶体管120中至少有一个第二NMOS晶体管120的栅长为第二PMOS晶体管栅长的两倍以上，且第二PMOS晶体管的栅极接地VSS。即在延迟单元中至少有一个第二NMOS晶体管120的栅长远大于第二PMOS晶体管的栅长，从而在具有上述第二NMOS晶体管120和第二PMOS晶体管的延迟单元中，低电平信号在通过第二NMOS晶体管120时能够被大幅度的延迟，并且使通过第二PMOS晶体管的高电平信号在下降沿仅被极小幅度地延迟，在保证SNFP具有足够的读裕度的同时，进一步有效地降低了SNSP的延迟时间过大对器件性能的影响。
在上述优选的实施方式中，当第二NMOS晶体管120连接在CMOS反相器110的输出端，且第二NMOS晶体管120的栅极接电源VDD时，一个第二NMOS晶体管120和一个第二PMOS晶体管可以并联组成一个CMOS传输门40，其电路示意图如图3所示。上述CMOS传输门40能够同时通过高电平信号与低电平信号，从而在具有上述CMOS传输门40的延迟单元中，低电平信号在通过CMOS传输门40时被NMOS晶体管大幅度的延迟，同时使通过PMOS晶体管的高电平信号在下降沿仅被极小幅度地延迟，从而在保证SNFP具有足够的读裕度的同时，进一步有效地降低了SNSP的延迟时间过大对器件性能的影响。
在一种优选的实施方式中，当至少一个第一PMOS晶体管的漏极连接第二NMOS晶体管120的漏极，且第二NMOS晶体管120的源极接电源VDD时，至少一个第一PMOS晶体管中的第一PMOS晶体管的漏极还可以连接CMOS传输门40的输入端；进一步地，当至少一个CMOS反相器110的输出端连接第二NMOS晶体管120的漏极，且第二NMOS晶体管120的栅极接电源VDD，第二PMOS晶体管的源极接地VSS时，上述CMOS反相器110还可以连接CMOS传输门40的输入端。即上述延迟单元中可以有至少一个CMOS反相器110同时连接一个第二NMOS晶体管120和一个CMOS传输门40，从而能够通过第二NMOS晶体管120和CMOS传输门40使低电平信号在通过CMOS传输门40时被NMOS晶体管大幅度的延迟，同时使通过PMOS晶体管的高电平信号在下降沿仅被极小幅度地延迟，进而在保证SNFP具有足够的读裕度的同时，进一步有效地降低了SNSP的延迟时间过大对器件性能的影响。
在本发明的上述延迟单元中，优选地，延迟单元包括多个CMOS反相器110，且多个CMOS反相器110中的至少一个第一NMOS晶体管的源极连接一个第二NMOS晶体管120的漏极。在上述延迟单元中，当有多个第一NMOS晶体管连接有一个第二NMOS晶体管120的漏极时，上述延迟单元能够通过设置多个CMOS反相器110进一步的增加低电平信号的延迟时间，而由于通过CMOS反相器110的高电平信号在下降沿仅被极小幅度地延迟，进而在保证SNFP具有足够的读裕度的同时，能够有效地降低SNSP的延迟时间过大对器件性能的影响。
在本发明的上述延迟单元中，优选地，CMOS反相器110的输出端直接连接有负载130。上述负载130可以根据现有技术进行选择，优选地，负载130为电容和/或电阻。上述负载130能够使通过CMOS反相器110的信号被进一步地延迟。更为优选地，延迟单元包括依次连接的多个初级延迟单元10，其中，初级延迟单元10包括CMOS反相器110和负载130，其电路示意图如图2所示。依次连接的多个CMOS反相器110、负载130组能够进一步地对通过CMOS反相器110的信号进行延迟。
在本发明的上述延迟单元中，延迟单元还可以包括依次连接的与非门20和变频器30，与非门20的输入端连接沿信号的传输方向上的最后一个CMOS反相器110的输出端，且变频器30的输出端为延迟单元的输出端Vout。其中，与非门20用于将高电平信号转为低电平信号，将低电平信号转为高电平信号进行传输；变频器30靠其内部IGBT的开断来调整输出电源的电压和频率，根据电机的实际需要来提供其所需的电源电压，从而达到节能、调速的目的，并且变频器30还具有过流、过压和过载保护的作用。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：本发明提供了一种延迟单元，该延迟单元包括至少一个第一PMOS晶体管和至少一个第二NMOS晶体管，由于第二NMOS晶体管的栅长大于等于第一PMOS晶体管的栅长，至少一个第二NMOS晶体管中至少有一个第二NMOS晶体管的栅长为第一PMOS晶体管栅长的两倍以上，且每个第二NMOS晶体管包括以下连接关系：第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，第二NMOS晶体管的栅极接电源，且第二NMOS晶体管的源极接地；或第二NMOS晶体管的漏极连接至少一个第一PMOS晶体管的漏极，且第二NMOS晶体管的栅极接电源。由于本申请的延迟单元中设置有上述连接关系的第二NMOS晶体管，并且对连接于第一PMOS晶体管的第二NMOS晶体管的栅长也进行了调整，从而减少了延迟单元中通过NMOS晶体管的电流，进而使通过NMOS晶体管的信号在上升沿被大幅度地延迟，同时使通过PMOS晶体管的电流基本保持不变，从而使通过PMOS晶体管的信号在下降沿仅被极小幅度地延迟，最终在保证SNFP具有足够的读裕度的同时，有效地降低了SNSP的延迟时间过大对器件性能的影响。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种延迟单元，其特征在于，包括至少一个第一PMOS晶体管，所述第一PMOS晶体管的源极接电源，所述延迟单元还包括至少一个第二NMOS晶体管(120)，所述第二NMOS晶体管(120)的栅长大于等于所述第一PMOS晶体管的栅长，所述至少一个第二NMOS晶体管(120)中至少有一个第二NMOS晶体管(120)的栅长为所述第一PMOS晶体管栅长的两倍以上，且每个所述第二NMOS晶体管(120)包括以下连接关系：
所述第二NMOS晶体管(120)的漏极连接至少一个所述第一PMOS晶体管的漏极，所述第二NMOS晶体管(120)的栅极接电源，且所述第二NMOS晶体管(120)的源极接地；或
所述第二NMOS晶体管(120)的漏极连接至少一个所述第一PMOS晶体管的漏极，且所述第二NMOS晶体管(120)的栅极接电源。
2.根据权利要求1所述的延迟单元，其特征在于，所述延迟单元还包括至少一个第一NMOS晶体管，所述第一NMOS晶体管的漏极接地，所述第一NMOS晶体管的栅长大于等于所述第一PMOS晶体管的栅长，且一个所述第一NMOS晶体管和一个所述第一PMOS晶体管组成一个CMOS反相器(110)，沿信号的传输方向上的第一个所述CMOS反相器(110)的输入端为所述延迟单元的输入端。
3.根据权利要求2所述的延迟单元，其特征在于，所述延迟单元还包括至少一个第一NMOS晶体管，且一个所述第一NMOS晶体管和一个所述第一PMOS晶体管组成一个CMOS反相器(110)时，每个所述第二NMOS晶体管(120)包括以下连接关系：
所述第二NMOS晶体管(120)的漏极连接至少一个所述CMOS反相器(110)中所述第一PMOS晶体管的漏极，所述第二NMOS晶体管(120)的栅极接电源，且所述第二NMOS晶体管(120)的源极接地；或
所述第二NMOS晶体管(120)的漏极连接至少一个所述CMOS反相器(110)的输出端，且所述第二NMOS晶体管(120)的栅极接电源。
4.根据权利要求2所述的延迟单元，其特征在于，至少一个所述第一NMOS晶体管的栅长是第一PMOS晶体管栅长的两倍以上。
5.根据权利要求1至4中任一项所述的延迟单元，其特征在于，所述延迟单元还包括至少一个第二PMOS晶体管，所述至少一个第二NMOS晶体管(120)中至少有一个第二NMOS晶体管(120)的栅长为所述第二PMOS晶体管栅长的两倍以上，且所述第二PMOS晶体管的栅极接地。
6.根据权利要求5所述的延迟单元，其特征在于，所述第二NMOS晶体管(120)连接在所述CMOS反相器(110)的输出端，且所述第二NMOS晶体管(120)的栅极接电源时，一个所述第二NMOS晶体管(120)和一个所述第二PMOS晶体管并联组成一个CMOS传输门(40)。
7.根据权利要求6所述的延迟单元，其特征在于，至少一个所述第一PMOS晶体管的漏极连接所述第二NMOS晶体管(120)的漏极，且所述第二NMOS晶体管(120)的源极接电源时，所述至少一个第一PMOS晶体管中的所述第一PMOS晶体管的漏极还连接所述CMOS传输门(40)的输入端。
8.根据权利要求2或4所述的延迟单元，其特征在于，所述延迟单元包括多个所述CMOS反相器(110)，且所述多个CMOS反相器(110)中的至少一个所述第一NMOS晶体管的源极连接一个所述第二NMOS晶体管(120)的漏极。
9.根据权利要求2或4所述的延迟单元，其特征在于，所述CMOS反相器(110)的输出端直接连接有负载(130)。
10.根据权利要求9所述的延迟单元，其特征在于，所述延迟单元包括依次连接的多个初级延迟单元(10)，其中，所述初级延迟单元(10)包括所述CMOS反相器(110)和所述负载(130)。
11.根据权利要求9所述的延迟单元，其特征在于，所述负载(130)为电容和/或电阻。
12.根据权利要求2所述的延迟单元，其特征在于，所述延迟单元还包括依次连接的与非门(20)和变频器(30)，所述与非门(20)的输入端连接沿信号的传输方向上的最后一个所述CMOS反相器(110)的输出端，且所述变频器(30)的输出端为所述延迟单元的输出端。
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