CN106292633B - 一种基于fpga的数字量输出通道自检系统和方法 - Google Patents

Abstract

本发明涉及一种基于FPGA的数字量输出通道自检系统，包括FPGA和多个数字量输出通道，每个通道包括光电隔离器、驱动开关管和环回采集电路；所述FPGA作为主处理器与上位机通信，完成命令和数据的收发，并实现对各通道的控制和自检逻辑；所述光电隔离器实现输出与控制信号的电气隔离；所述驱动开关管实现对输出点的驱动；所述环回采集电路实现对输出信号的回采，用于自诊断；所述驱动开关管和环回采集电路相连，FPGA通过光电隔离器分别与驱动开关管和环回采集电路相连，形成自检通道。本发明在正常输出时，能够诊断出通道是否正常翻转，有利于提前诊断通道故障。

Description

一种基于FPGA的数字量输出通道自检系统和方法

技术领域

本发明涉及FPGA的技术领域，尤其涉及一种基于FPGA的数字量输出通道自检系统和方法。

背景技术

FPGA(Field－Programmable Gate Array)现场可编程逻辑门阵列，一种硬件可编程集成电路。

在典型的自动化仪控系统中，数字输出量一般点数众多，且控制着系统中的很多要害设备，而数字量输出通道的可靠性要求会比较苛刻，因为这影响着整个仪控系统的可靠性。

在高可靠性的数字量输出设备中，一般需要对数字量输出通道进行自检，以保证及时发现通道故障。现有技术大多使用对输出点增加反馈回路，检测输出点的实际值与控制值是否一致，该技术在发生故障后能够诊断出来。为改进此问题，深圳市合信自动化技术有限公司的陈海峰等人的发明专利201010214041.2《一种可编程逻辑控制器数字量输出装置及自检方法》，将数字量输出与驱动开关管的电源电压作差分运算，得到表征驱动开关管导通压降/漏电判断参数的模拟信号，将模拟信号进行模数转换后，根据驱动开关管的导通压降参数值/与驱动开关管电源相同的电压值判断驱动开关管是否老化，能提前了解驱动开关管的衰退状况，使用户能在灾难性失效前做好设备维护。

现有技术的方法简单的检测当前输出值和期望值是否一致，只有发生故障后，二者输出不一致时才做出反应，这可能已经对工业设备造成严重影响，存在着诊断滞后的问题。上述专利201010214041.2的方法能够提前了解驱动开关管的衰退情况，能够一定程度上提高可靠性，但是该方法在开关管处于导通状态时不能准确判断开关管是否能够正常关断，在处于关断状态时，也不能确定是否能够正常导通。

发明内容

为了解决在诊断电路在不影响正常输出的情况下，诊断滞后的问题。解决不仅判断数字量当前的输出状态的正确性，还需要诊断其是否能够正常翻转的问题。本发明提供了一种基于FPGA的数字量输出通道自检系统和方法，能够实现多通道并行处理，实时检测故障，提高反应速度。自检脉冲宽度为动态自适应，最大限度减少自检对于通道正常输出的影响。

为了实现上述目的，本发明提供的技术方案包括：

一种基于FPGA的数字量输出通道自检系统，包括FPGA和多个数字量输出通道，其特征在于，每个通道包括光电隔离器、驱动开关管和环回采集电路；

所述FPGA作为主处理器与上位机通信，完成命令和数据的收发，并实现对各通道的控制和自检逻辑；

所述光电隔离器实现输出与控制信号的电气隔离；

所述驱动开关管实现对输出点的驱动；

所述环回采集电路实现对输出信号的回采，用于自诊断；

所述驱动开关管和环回采集电路相连，FPGA通过光电隔离器分别与驱动开关管和环回采集电路相连，形成自检通道。

进一步，所述FPGA包括通信模块、DO控制模块和环回自检模块；所述每个通道对应一组DO控制模块和环回自检模块，通信模块与一组DO控制模块和环回自检模块相连。

一种基于FPGA的数字量输出通道的自检方法，应用于上述的自检系统，包括以下步骤：

步骤一：所述FPGA接收到上位机的信号，按信号控制周期控制各数字量输出通道的输出信号；

步骤二：当自检时刻开始时，FPGA检测当前通道的数字量输出状态值，并将状态值取反后经光电隔离器向驱动开关管输出信号；

步骤三：信号经过环回采集电路和光电隔离器返回至FPGA；

步骤四：FPGA判断返回信号和输出信号的状态值是否相同；

步骤五：自检周期结束后，FPGA将输出状态值恢复到自检前的输出状态。

进一步，所述自检周期设置为大于等于信号控制周期，自检时刻是信号控制周期的中间时刻。

进一步，所述步骤四，在自检周期内如果检测到返回信号进行了翻转，则自检通过，否则表示数字量输出通道出现故障。

本发明的有益效果如下：

(1)在正常输出时，DO通道可能长期保持在导通或者关断状态，本方法的自检脉冲是与输出反向的，能够诊断出通道是否正常翻转，有利于提前诊断通道故障。

(2)不论开关量输出是高电平状态还是低电平状态，都能一直对整个通路进行诊断。

(3)本方案能够使自检脉冲的宽度最小，最大限度的减小对通道正常输出的影响。

附图说明

图1为本发明系统结构示意图

图2为本发明FPGA结构示意图；

图3为图1中的A、B、C三点的波形图。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，这些具体的说明只是让本领域普通技术人员更加容易、清晰理解本发明，而非对本发明的限定性解释；并且只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

下面通过附图和具体实施例，对本发明的技术方案进行详细描述：

本发明公开一种基于FPGA技术实现的数字量输出通道的自检方法应用于基于FPGA的数字量输出通道自检系统，能够提前诊断出通道故障。多通道并行处理，并不受不同电子元器件的动态性能影响都能将自检脉冲的宽度缩小到us级别，对通道的输出几乎不造成影响。

如图1，本发明的数字量输出通道自检系统，包括FPGA和多个自检通道，每个通道包括光电隔离器、驱动开关管和环回采集电路。各自检通道的输出端连接继电器、电磁阀等执行机构。

FPGA作为主处理器与上位机通信，完成命令和数据的收发，并实现对各通道的控制和自检逻辑。

光电隔离器实现输出与控制信号的电气隔离；驱动开关管实现对输出点的驱动；环回采集电路实现对输出信号的回采，用于自诊断；驱动开关管和环回采集电路相连，FPGA通过光电隔离器分别与驱动开关管和环回采集电路相连，形成一路自检通道。

FPGA内部逻辑实现流程如图2，FPGA包括通信模块、多个DO(数字量输出)通道模块，其中通信模块只有一个，负责与上位机等进行数据交互。且连接着多个DO通道模块。每个DO通道模块，都有各自的DO控制模块和环回自检模块。DO控制模块实现对DO通道的输出控制；环回自检模块负责输出动态环回脉冲，以及对环回脉冲进行检查。动态环回定周期进行，每次动态环回脉冲产生在两次DO正常输出之间(以20ms为一次正常输出周期，脉冲产生时间在10ms处)。脉冲的极性和当前DO输出的极性相反。之后判断回读的DO信号是否翻转，一旦检测正确后，恢复DO的输出极性。需要保证下一周期DO正常输出之前完成自检。可以配置每个通道是否使用，对于不配置的通道，不进行动态自检，如果恢复配置，则自检也随之启动。

一种基于FPGA的数字量输出通道的自检方法，应用于上述自检系统。

步骤一：FPGA接收到上位机的信号，按照信号控制周期控制各数字量输出通道(以下称为：DO通道)的输出信号，即A点的信号。A点信号经过光电隔离器和驱动开关管输出至B点。同时B点信号经过环回采集电路和光电隔离器返回至FPGA的输入管脚C点。

步骤二：当自检时刻开始时，FPGA检测当前DO通道的输出状态即A点信号状态，将A点的输出状态值取反后经过光电隔离器和驱动开关管输出至B点。

步骤三：信号从B点经过环回采集电路和光电隔离器返回至FPGA的输入管脚C点。

步骤四：FPGA判断返回的信号和步骤二中输出的信号状态值是否相同；若此时C点信号状态与步骤二中A点信号状态一致，则自检通过，否则表示该DO通道出现故障。

步骤五：自检周期结束后，FPGA将DO通道的输出状态恢复到自检前的输出状态。DO通道按照信号控制周期输出信号，并等待下一个自检时刻的到来。

工作流程：FPGA接收到上位机发出的通道控制命令和控制信号之后，周期控制各通道输出。自检时刻到达后，首先检测当前DO通道的输出状态，并取反后输出，然后检测回采的本通道信号，等待其翻转后则将输出控制恢复到自检前的输出状态，自检通过。如果一定时间内回采的信号未发生翻转，则表示DO通道出现故障。在诊断出故障后，将DO通道的输出恢复到本自检周期之前的值。自检过程中产生的自检脉冲宽度非常短，一般不影响后级工作。各通道并行自检，保证每个通道的实时性。

光电隔离器和驱动开关管的驱动时间，图1中的A、B、C三点的信号波形如图3所示：A点为FPGA的控制引脚输出，B点为DO通道输出，C点为回采信号的FPGA输入。

正常通道的输出状态值为1，在自检时刻到达后，A点输出状态变为0，由于光电隔离器和驱动管的延迟，B点输出信号会滞后，C点采集到的信号再次滞后，当FPGA采集到C点变为0之后，自检通过。如果一定时间内(根据系统的实际需要确定)未检测到C点的信号变化，则表示通道发生故障。如图3中虚线处指示，在FPGA检测到C点为0(0代表低电平)之后，FPGA会立即控制A点输出恢复为1，这样保证了B点输出的自检脉冲宽度达到最短。

由于每个通道的元器件性能会有差异，响应时间不同，自检信号为脉冲信号，由于有自检脉冲的存在，会导致各数字量输出通道的正常输出信号上会叠加自检脉冲。本方案由FPGA控制自检脉冲，脉冲宽度自适应调整，可以保证每个通道输出的自检脉冲宽度达到最小。由于自检脉冲的存在，正常工作DO通道的输出端会有us级的自检脉冲信号，但是此脉冲的宽度一般不足以导致控制机构动作，如果控制机构响应速度很快，可以将DO的输出与控制机构之间加入低通滤波器，滤除自检脉冲。

以16通道DO输出板卡为例，FPGA通过RS485总线与主处理单元或上位机通信，信号控制周期设置为20ms。FPGA每个周期都会接收到主处理单元的通道控制命令，然后控制各通道输出。自检周期设置为100ms。自检时刻是信号控制周期的中间时刻，即：DO板卡每20ms刷新输出信号，自检周期为100ms，即每5个信号控制周期进行一次自检，自检时间是第n个和第n+5个信号控制周期的第10ms，n为当前控制周期。当n＝1时，自检时间是第1个和第6个信号控制周期的第10ms，即10ms和110ms。

自检时刻到达后，首先检测当前通道的DO输出状态，并取反后输出，如当前DO输出为1，则控制其变为0，然后检测回采的本通道信号，为0后，则将输出控制恢复到1，自检通过。如果一定时间内未返回0，则表示DO通道的输出信号不能正常翻转，通道出现故障。在诊断出故障后，将DO通道的输出恢复到本自检周期之前的值。各通道并行自检，保证每个通道的实时性。

本发明的优点如下：

1、自检周期到达后，将输出极性取反，待FPGA检测到极性变化之后，释放自检信号。这样能够确定通道输出是否正常翻转，保证诊断的完备性。

2、自检脉冲信号的宽度不采用固定长度，而是自适应调整，保证不同通道的自检脉冲宽度达到最小。

3、采用FPGA作为处理器，能够实现多通道并行自检，提高诊断实时性。

最后需要说明的是，上述说明仅是本发明的最佳实施例而已，并非对本发明做任何形式上的限制。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围内，都可利用上述揭示的做法和技术内容对本发明技术方案做出许多可能的变动和简单的替换等，这些都属于本发明技术方案保护的范围。

Claims (5)

1.一种基于FPGA的数字量输出通道自检系统，包括FPGA和多个数字量输出通道，其特征在于，每个通道包括光电隔离器、驱动开关管和环回采集电路；

所述FPGA作为主处理器与上位机通信，完成命令和数据的收发，并实现对各通道的控制和自检逻辑；并且当自检时刻开始时，FPGA检测当前通道的数字量输出状态值，将状态值取反后经光电隔离器向驱动开关管输出信号；

所述光电隔离器实现输出与控制信号的电气隔离，所述驱动开关管实现对输出点的驱动，所述环回采集电路实现对输出信号的回采，用于自诊断；

所述驱动开关管和环回采集电路相连，FPGA通过光电隔离器分别与驱动开关管和环回采集电路相连，形成自检通道；

其中，所述多个数字量输出通道由所述FPGA来控制自检脉冲，并且所述自检脉冲的宽度采用自适应调整的方式，使得所述每个通道输出的自检脉冲宽度达到最小。

2.如权利要求1所述的基于FPGA的数字量输出通道自检系统，其特征在于，所述FPGA包括通信模块、DO控制模块和环回自检模块；所述每个通道对应一组DO控制模块和环回自检模块，通信模块与一组DO控制模块和环回自检模块相连；并且所述每个通道与控制机构之间还设置有滤除自检脉冲的低通滤波器；其中，DO控制模块实现对DO通道的输出控制，环回自检模块负责输出动态环回脉冲，以及对环回脉冲进行检查；每次动态环回脉冲产生在两次DO正常输出之间。

3.一种基于FPGA的数字量输出通道的自检方法，应用于如权利要求1或2所述的自检系统，其特征在于，包括以下步骤：

步骤一：所述FPGA接收到上位机的信号，按信号控制周期控制各数字量输出通道的输出信号；

步骤二：当自检时刻开始时，FPGA检测当前通道的数字量输出状态值，并将状态值取反后经光电隔离器向驱动开关管输出信号；

步骤三：信号经过环回采集电路和光电隔离器返回至FPGA；

步骤四：FPGA判断返回信号和输出信号的状态值是否相同；

步骤五：自检周期结束后，FPGA将输出状态值恢复到自检前的输出状态。

4.根据权利要求3所述的方法，其特征在于，所述自检周期设置为大于等于信号控制周期，自检时刻是信号控制周期的中间时刻。

5.根据权利要求3所述的方法，其特征在于，所述步骤四，在自检周期内如果检测到返回信号进行了翻转，则自检通过，否则表示数字量输出通道出现故障。