CN106227704A - 一种二维时空相关对数正态杂波实现方法及电子设备 - Google Patents

Abstract

本发明公开了一种二维时空相关对数正态杂波实现方法及电子设备，可以通过获得表征时间相关对数正态杂波序列的第一矩阵，基于与所述二维时空相关对数正态杂波的特性相关的常数λ而获得第二矩阵，并通过高斯序列矩阵生成器获得具有特定形式的第三矩阵，从而可根据公式通过FPGA处理获得相应的二维时空相关对数正态杂波。由于本申请实施例中的技术方案可以避免使用DSP芯片生成二维时空相关对数正态分布序列，从而具有降低处理生成二维时空相关对数正态分布序列时的设备功耗，以及节省该处理过程中所需的数据资源空间的技术效果。

Description

一种二维时空相关对数正态杂波实现方法及电子设备

技术领域

本发明涉及电子技术领域，特别是涉及一种二维时空相关对数正态杂波实现方法及电子设备。

背景技术

目前，随着对雷达分辨率要求的日益提高，针对高分辨雷达体制的下的杂波特性研究以及杂波下的高分辨信号处理算法研究具有十分重要的理论价值与应用前景。这是因为，无论是地杂波还是海杂波，在高分辨雷达体制下均表现为很强的非高斯特性及时空相关特性。

而对数正态(Log Normal)分布是比较早提出的一类非瑞利杂波模型，它常用于描述非瑞利分布包络杂波。研究表明，在海情2、3级，脉宽200ns、4.7度入射角情况下，对数正态分布可以精确的拟合海杂波数据。也因此，实时准确地快速生成二维时空相关对数正态分布序列将对后续的雷达信号处理提供了精确的数据。

而在现有技术中，通常采用两种方法生成二维时空相关对数正态分布序列：第一种是采用DSP芯片进行计算，采用DSP芯片计算获得二维时空相关对数正态分布序列，其编程简单、实现容易，但在空间、功耗紧张的情况下，采用DSP芯片会增加较多的电路与能耗；第二种是采用FPGA+DSP芯片进行计算，FPGA仅实现部分适合硬件结构的算法，大部分计算工作仍采用DSP芯片完成。

可见，现有技术中存在着在采用DSP芯片生成二维时空相关对数正态分布序列时，需要较大数据资源空间和功耗较高的技术问题。

发明内容

本申请提供一种二维时空相关对数正态杂波实现方法及电子设备，该方法适用于采用FPGA芯片处理生成二维时空相关对数正态分布序列，可以解决现有技术中存在着在采用DSP芯片生成二维时空相关对数正态分布序列时，需要较大数据资源空间和功耗较高的技术问题。

本申请一方面提供了一种二维时空相关对数正态杂波实现方法，包括：

获得第一矩阵，所述第一矩阵用以表征时间相关对数正态杂波序列；

基于与所述二维时空相关对数正态杂波的特性相关的常数λ确定第二矩阵，所述第二矩阵为M行一列矩阵，M为大于等于1的整数；

通过高斯序列矩阵生成器获得第三矩阵，所述第三矩阵中处于矩阵对角线位置和处于矩阵下半部份位置的元素为满足高斯分布的高斯序列，所述第三矩阵中处于矩阵上半部分位置的元素为0，且所述第三矩阵为M行M列矩阵；

基于第一乘积矩阵以及第二乘积矩阵，生成所述二维时空相关对数正态杂波序列，其中，所述第一乘积矩阵为基于所述第一矩阵与所述第二矩阵的乘积而获得的矩阵，所述第二乘积矩阵为基于所述第二矩阵与所述第三矩阵与的乘积而获得的矩阵，且所述第一乘积矩阵和/或所述第二乘积矩阵为通过矩阵乘法器获得的矩阵。

可选地，所述第一乘积矩阵为通过矩阵乘法器获得的矩阵，包括：

按照第一顺序存储所述第一矩阵中的每个被乘元素，获得与所述每个被乘元素分别一一对应的存储位置；

按照第二顺序存储所述第二矩阵中的每个乘元素，获得与所述每个乘元素分别一一对应的存储位置；

基于所述第一顺序，第三顺序以及所述第一乘积矩阵中的第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，其中，所述第一乘积矩阵中的每个乘积元素为按照所述第三顺序进行存储；

在所述第一矩阵的存储单元中确定与所述被乘行元素的存储位置一一对应的每个被乘行元素的值；

基于所述第二顺序，所述第三顺序以及所述第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置；

在所述第二矩阵的存储单元中确定与所述乘列元素的存储位置一一对应的每个乘列元素的值；

基于所述每个被乘行元素的值和所述每个乘列元素的值按照矩阵相乘原则获得所述第一乘积元素的值；

将所述第一乘积元素的值存储在所述第一乘积元素的存储位置中。

可选地，所述按照第一顺序存储所述第一矩阵中的每个被乘元素，包括：

按照所述第一矩阵中从左到右依次存储的顺序存储所述第一矩阵中的每个被乘元素；

所述按照第二顺序存储所述第二矩阵中的每个乘元素，包括：

按照所述第二矩阵中从左到右依次存储的顺序存储所述第二矩阵中的每个乘元素；

所述第一乘积矩阵中的每个乘积元素为按照所述第三顺序进行存储，包括：

按照所述第一乘积矩阵中从左到右依次存储的顺序存储所述第一乘积矩阵中的每个乘积元素；

所述基于所述第一顺序，第三顺序以及所述乘积矩阵中的第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，包括：

基于所述第一乘积元素的存储位置，确定所述第一乘积元素位于所述第一乘积矩阵中的列数为n_c；

基于n_c确定与所述第一乘积元素对应的所述乘列元素位于所述第二矩阵中的列数为B_c；

基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，其中，所述第一值为对n_c和B_c的除数向下取整所获得的值，所述第二值为A_c与m₀的合数，A_c为所述被乘行元素位于所述第一矩阵中的列数，m₀为与所述第一乘积元素的位置对应且大于等于0的整数。

可选地，所述基于所述第二顺序，所述第三顺序以及所述第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，包括：

基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，所述第二值为B_c除以n_c的余数，所述第四值为B_c与m₀的乘积。

可选地，所述基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，包括：

在m₀小于A_c与1的差值时，执行步骤：基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置；

在n_c小于A_r*B_c与1的差值时，执行步骤：基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，A_r为所述被乘行元素位于所述第一矩阵中的行数。

另一方面，本申请实施例还提供了一种实现二维时空相关对数正态杂波的电子设备，包括：

矩阵输入器，用以输入获得第一矩阵，所述第一矩阵用以表征时间相关对数正态杂波序列；

矩阵确定器，用以基于与所述二维时空相关对数正态杂波的特性相关的常数λ确定第二矩阵，所述第二矩阵为M行一列矩阵，M为大于等于1的整数；

高斯序列矩阵生成器，用以获得第三矩阵，所述第三矩阵中处于矩阵对角线位置和处于矩阵下半部份位置的元素为满足高斯分布的高斯序列，所述第三矩阵中处于矩阵上半部分位置的元素为0，且所述第三矩阵为M行M列矩阵；

矩阵乘法器，用以获得第一乘积矩阵和/或第二乘积矩阵，其中，所述第一乘积矩阵为基于所述第一矩阵与所述第二矩阵的乘积而获得的矩阵，所述第二乘积矩阵为基于所述第二矩阵与所述第三矩阵与的乘积而获得的矩阵；

处理器，用以基于第一乘积矩阵以及第二乘积矩阵，生成所述二维时空相关对数正态杂波序列。

可选地，所述矩阵乘法器，包括：

输入数据缓存器，用以按照第一顺序存储所述第一矩阵中的每个被乘元素，获得与所述每个被乘元素分别一一对应的存储位置；按照第二顺序存储所述第二矩阵中的每个乘元素，获得与所述每个乘元素分别一一对应的存储位置；

输出数据缓存器，用以按照所述第三顺序存储第一乘积矩阵中的每个乘积元素；

数据访问控制器，用以基于所述第一顺序，所述第三顺序以及所述第一乘积矩阵中的第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，在所述输入数据缓存器中确定与所述被乘行元素的存储位置一一对应的每个被乘行元素的值；基于所述第二顺序，所述第三顺序以及所述第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，在所述第二矩阵的存储单元中确定与所述乘列元素的存储位置一一对应的每个乘列元素的值；基于所述每个被乘行元素的值和所述每个乘列元素的值按照矩阵相乘原则获得所述第一乘积元素的值；将所述第一乘积元素的值存储在所述输出数据缓存器中所述第一乘积元素对应的存储位置上。

可选地，所述输入数据缓存器，用以按照所述第一矩阵中从左到右依次存储的顺序存储所述第一矩阵中的每个被乘元素；按照所述第二矩阵中从左到右依次存储的顺序存储所述第二矩阵中的每个乘元素；

所述输出数据缓存器，用以按照所述第一乘积矩阵中从左到右依次存储的顺序存储所述第一乘积矩阵中的每个乘积元素；

所述数据访问控制器，用以基于所述第一乘积元素的存储位置，确定所述第一乘积元素位于所述第一乘积矩阵中的列数为n_c；基于n_c确定与所述第一乘积元素对应的所述乘列元素位于所述第二矩阵中的列数为B_c；基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，其中，所述第一值为对n_c和B_c的除数向下取整所获得的值，所述第二值为A_c与m₀的合数，A_c为所述被乘行元素位于所述第一矩阵中的列数，m₀为与所述第一乘积元素的位置对应且大于等于0的整数。

可选地，所述数据访问控制器，用以基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，所述第二值为B_c除以n_c的余数，所述第四值为B_c与m₀的乘积。

可选地，所述数据访问控制器，用以在m₀小于A_c与1的差值时，执行步骤：基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置；在n_c小于A_r*B_c与1的差值时，执行步骤：基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，A_r为所述被乘行元素位于所述第一矩阵中的行数。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

本申请实施例中的技术方案可以通过获得表征时间相关对数正态杂波序列的第一矩阵，基于与所述二维时空相关对数正态杂波的特性相关的常数λ而获得第二矩阵，并通过高斯序列矩阵生成器获得具有特定形式的第三矩阵，从而可根据公式通过FPGA处理获得相应的二维时空相关对数正态杂波。由于本申请实施例中的技术方案可以避免使用DSP芯片生成二维时空相关对数正态分布序列，从而具有降低处理生成二维时空相关对数正态分布序列时的设备功耗，以及节省该处理过程中所需的数据资源空间的技术效果。

本申请实施例至少还具有如下技术效果或优点：

进一步地，由于在获得二维时空相关对数正态杂波的过程中需要进行矩阵相乘的运算，本申请实施例中的技术方案还可以通过被乘矩阵中的元素存储位置和乘矩阵中的元素存储位置而快速获得需要计算获取的元素，从而以适用于FPGA处理的方式处理获得矩阵相乘的乘积结果矩阵。因此，本申请实施例中的技术方案还具有进一步提高FPGA处理生成二维时空相关对数正态杂波的效率的技术效果。

进一步地，本申请实施例中的技术方案还可以根据顺序存储矩阵中的元素中的方式，采用简单快速的计算方法获得所需元素的存储序号，从而可进一步实现快速定位所需的元素存储位置。因此，本申请实施例中的技术方案还具有提高获取所需元素的效率的技术效果。

进一步地，本申请实施例中的技术方案还可以通过内部计数器实现判断乘积结果矩阵是否已完整获取，因此，具有避免重复计算和进一步提高FPGA处理效率的技术效果。

附图说明

图1为本发明实施例提供的一种二维时空相关对数正态杂波实现方法的流程图；

图2为本发明实施例提供的一种电子设备的结构图。

具体实施方式

本申请提供一种二维时空相关对数正态杂波实现方法及电子设备，该方法适用于采用FPGA芯片处理生成二维时空相关对数正态分布序列，可以解决现有技术中存在着在采用DSP芯片生成二维时空相关对数正态分布序列时，需要较大数据资源空间和功耗较高的技术问题。

本申请实施例中的技术方案为解决上述技术问题，总体思路如下：

本申请实施例中的技术方案可以通过获得表征时间相关对数正态杂波序列的第一矩阵，基于与所述二维时空相关对数正态杂波的特性相关的常数λ而获得第二矩阵，并通过高斯序列矩阵生成器获得具有特定形式的第三矩阵，从而可根据公式通过FPGA处理获得相应的二维时空相关对数正态杂波。由于本申请实施例中的技术方案可以避免使用DSP芯片生成二维时空相关对数正态分布序列，从而具有降低处理生成二维时空相关对数正态分布序列时的设备功耗，以及节省该处理过程中所需的数据资源空间的技术效果。

下面通过附图以及具体实施例对本申请技术方案做详细的说明，应当理解本申请实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

实施例一

请参考图1，本申请实施例一提供二维时空相关对数正态杂波实现方法，包括：

步骤101：获得第一矩阵，所述第一矩阵用以表征时间相关对数正态杂波序列；

步骤102：基于与所述二维时空相关对数正态杂波的特性相关的常数λ确定第二矩阵，所述第二矩阵为M行一列矩阵，M为大于等于1的整数；

在本申请实施例的执行过程中，可以通过一M×N阶矩阵来表征二维时空相关对数正态杂波序列。并且，在实际操作过程中，可以基于下列公式(1)来获取所述二维时空相关对数正态杂波序列

$\stackrel{\→}{z}=\stackrel{\→}{\mathrm{\Δ}}{z}_1+\sqrt{1-{\mathrm{\λ}}^2}\stackrel{\→}{G}\stackrel{\→}{\mathrm{\Δ}};---\left(1\right)$

所述第一矩阵则为公式(1)中的z₁，z₁可以为与时间相关对数正态杂波序列，其形式可以为由M个数字组成的1行M列矩阵，在实际操作时可以根据实际需要而输入所述第一矩阵z₁。

而公式(1)中的则可以为所述第二矩阵，其可定义为如下形式的矩阵：

其中，λ为与所述二维时空相关对数正态杂波的特性相关的常数，在实际操作时，也可以根据所需生成的二维时空相关对数正态杂波而自行设置所述λ，由此获得相应的第二矩阵

步骤103：通过高斯序列矩阵生成器获得第三矩阵，所述第三矩阵中处于矩阵对角线位置和处于矩阵下半部份位置的元素为满足高斯分布的高斯序列，所述第三矩阵中处于矩阵上半部分位置的元素为0，且所述第三矩阵为M行M列矩阵；

所述第三矩阵则可以为公式(1)中的在计算过程中为了满足与第二矩阵进行乘积计算的要求，所述第三矩阵可以为M列的矩阵。

在本申请实施例的技术方案中，为了提高通过FPGA进行计算的效率和降低计算复杂程度，所述第三矩阵具体可以为一M行M列形式的矩阵，并且所述第三矩阵中处于矩阵对角线位置和处于矩阵下半部份位置的元素为满足高斯分布的高斯序列，所述第三矩阵中处于矩阵上半部分位置的元素为0。具体地，所述第三矩阵可以定义为如下形式的矩阵：

其中，第三矩阵中的g_i为满足高斯分布的序列，所述g_i可以是按需求随机生成或用户直接输入的序列，只要是满足高斯分布的序列数都可以作为所述第三矩阵中的g_i。

在步骤103的执行过程中，可以通过FPGA处理系统中的高斯序列矩阵生成器或高斯序列矩阵生成模块，通过随机生成或按条件生成的方式而获得所述第三矩阵

步骤104：基于第一乘积矩阵以及第二乘积矩阵，生成所述二维时空相关对数正态杂波序列，其中，所述第一乘积矩阵为基于所述第一矩阵与所述第二矩阵的乘积而获得的矩阵，所述第二乘积矩阵为基于所述第二矩阵与所述第三矩阵与的乘积而获得的矩阵，且所述第一乘积矩阵和/或所述第二乘积矩阵为通过矩阵乘法器获得的矩阵。

在步骤104的执行过程中，可以基于公式(1)通过将所述第一矩阵与所述第二矩阵进行乘积运算而获得所述第一乘积矩阵，通过将所述第二矩阵与所述第三矩阵以及的乘积而获得所述第二乘积矩阵。在实际操作过程中，可以通过FPGA处理系统处理上述乘积过程，由于在本申请实施例的技术方案中，所述第一矩阵、所述第二矩阵以及所述第三矩阵均为具有预设形式的矩阵，因此上述乘积计算过程完全可以通过FPGA来处理执行，并生成获得相应的表征二维时空相关对数正态杂波的矩阵。

当然，在实际操作过程中，上述计算实施方法中还可以包括其它处理方式，只要是在基于本申请技术方案的思想前提下所作的任何换算或变型处理则都应视为涵盖在本申请权利要求及其等同技术的范围之内。

可见，本申请实施例中的技术方案可以通过获得表征时间相关对数正态杂波序列的第一矩阵，基于与所述二维时空相关对数正态杂波的特性相关的常数λ而获得第二矩阵，并通过高斯序列矩阵生成器获得具有特定形式的第三矩阵，从而可根据公式通过FPGA处理获得相应的二维时空相关对数正态杂波。由于本申请实施例中的技术方案可以避免使用DSP芯片生成二维时空相关对数正态分布序列，从而具有降低处理生成二维时空相关对数正态分布序列时的设备功耗，以及节省该处理过程中所需的数据资源空间的技术效果。

可选地，所述第一乘积矩阵为通过矩阵乘法器获得的矩阵，包括：

按照第一顺序存储所述第一矩阵中的每个被乘元素，获得与所述每个被乘元素分别一一对应的存储位置；

按照第二顺序存储所述第二矩阵中的每个乘元素，获得与所述每个乘元素分别一一对应的存储位置；

基于所述第一顺序，第三顺序以及所述第一乘积矩阵中的第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，其中，所述第一乘积矩阵中的每个乘积元素为按照所述第三顺序进行存储；

在所述第一矩阵的存储单元中确定与所述被乘行元素的存储位置一一对应的每个被乘行元素的值；

基于所述第二顺序，所述第三顺序以及所述第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置；

在所述第二矩阵的存储单元中确定与所述乘列元素的存储位置一一对应的每个乘列元素的值；

基于所述每个被乘行元素的值和所述每个乘列元素的值按照矩阵相乘原则获得所述第一乘积元素的值；

将所述第一乘积元素的值存储在所述第一乘积元素的存储位置中。

也就是说，在实际操作过程中，可以通过设置在FPGA处理系统中的一个矩阵乘法器或矩阵惩罚模块来具体获得矩阵相乘的结果，而该矩阵乘法器具体可以通过如下方式进行矩阵相乘的处理：

首先，可以按照预定的第一顺序存储被乘矩阵中的每个被乘元素，按照第二顺序储存乘矩阵中的每个乘元素，由此则可以根据所述第一顺序在存储被乘矩阵的存储单元中找到每个被乘元素并确定该被乘元素的值，所述被乘元素则是组成所述被乘矩阵的数、数组或序列等；同理，也可以根据所述第二顺序在存储乘矩阵的存储单元中找到每个乘元素并确定该乘元素的值。

同样的，也可以按照预定的第三顺序存储乘积结果矩阵中的每个元素，也就是说，当做被乘矩阵与乘矩阵相乘的计算时，可以将计算获得的乘积结果矩阵中的元素值放置在相对应的存储位置，从而获得按照所述第三顺序存储的乘积结果矩阵。

例如，矩阵矩阵当需要求取Z＝Q*P时，则矩阵Q可以为被乘矩阵，矩阵P可以为乘矩阵。在实际操作时，可以按照矩阵Q中行数从上到下且列数从左到右的第一顺序存储矩阵Q中的被乘元素，也就是说，存储单元中的矩阵Q的存储形式可以为：A₁、A₂、A₃、A₄；当然还可以按照矩阵Q中列数从左到右且行数从上到下的第一顺序存储矩阵Q中的被乘元素，也就是说，存储单元中的矩阵Q的存储形式可以为：A₁、A₃、A₂、A₄；同理，所述第二顺序以及所述第三顺序也可按照需要而自行设置，只要是可确定矩阵中的某一元素的具体存储位置的顺序方式都可以作为所述第一顺序、及所述第二顺序、及所述第三顺序。

当基于所述第一顺序及所述第二顺序确定出了被乘矩阵和乘矩阵中的每个元素分别对应的存储位置后，相应的则可以根据每个元素分别对应的存储位置确定每个元素的取值。

进一步地，可以根据矩阵相乘的计算原则而计算获取被乘矩阵和乘矩阵相乘后得到的乘积结果矩阵。具体地，当需要获得所述乘积结果矩阵中的某一乘积元素时，可以按照所述第一顺序确定被乘矩阵中与该乘积元素对应的被乘行元素的所在存储位置，并确定所述被乘行元素中的每个元素分别一一对应的值，以及按照所述第二顺序获得乘矩阵中与该乘积元素对应的乘列元素的所在存储位置，并确定所述乘列元素中的每个元素分别一一对应的值。需要注意的是，所述被乘行元素是指根据矩阵相乘原则，在所述被乘矩阵中用来与所述乘矩阵中的多个元素(也就是所述乘列元素)做乘积的多个元素，也就是说，所述被乘行元素与所述乘列元素按照矩阵相乘原则乘积相加的值为该乘积元素的值。

当获得了所述乘积元素的值后，则可以按照第三顺序将该乘积元素存储到与其相对应的存储位置上，从而在存储了所有乘积结果矩阵中的元素后，获得所述乘积结果矩阵。

可见，由于在获得二维时空相关对数正态杂波的过程中需要进行矩阵相乘的运算，本申请实施例中的技术方案还可以通过被乘矩阵中的元素存储位置和乘矩阵中的元素存储位置而快速获得需要计算获取的元素，从而以适用于FPGA处理的方式处理获得矩阵相乘的乘积结果矩阵。因此，本申请实施例中的技术方案还具有进一步提高FPGA处理生成二维时空相关对数正态杂波的效率的技术效果。

可选地，所述按照第一顺序存储所述第一矩阵中的每个被乘元素，包括：

按照所述第一矩阵中从左到右依次存储的顺序存储所述第一矩阵中的每个被乘元素；

所述按照第二顺序存储所述第二矩阵中的每个乘元素，包括：

按照所述第二矩阵中从左到右依次存储的顺序存储所述第二矩阵中的每个乘元素；

所述第一乘积矩阵中的每个乘积元素为按照所述第三顺序进行存储，包括：

按照所述第一乘积矩阵中从左到右依次存储的顺序存储所述第一乘积矩阵中的每个乘积元素；

所述基于所述第一顺序，第三顺序以及所述乘积矩阵中的第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，包括：

基于所述第一乘积元素的存储位置，确定所述第一乘积元素位于所述第一乘积矩阵中的列数为n_c；

基于n_c确定与所述第一乘积元素对应的所述乘列元素位于所述第二矩阵中的列数为B_c；

基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，其中，所述第一值为对n_c和B_c的除数向下取整所获得的值，所述第二值为A_c与m₀的合数，A_c为所述被乘行元素位于所述第一矩阵中的列数，m₀为与所述第一乘积元素的位置对应且大于等于0的整数。

也就是说，在本申请实施例的技术方案中，可以按照从左到右再从上到下的方式存储矩阵中的元素，例如，矩阵中的元素进行存储时的表现形式为：A₁、A₃、A₂、A₄。

由于采用了从左到右依次存储的方式存储矩阵中的元素，因此，在实际操作过程中可以通过下述方式确定与乘积结果矩阵中的某一乘积元素对应的被乘矩阵中的被乘行元素以及乘矩阵中的乘列元素：

假设被乘矩阵A(行A_r,列A_c)、乘矩阵B(B_r,B_c)、乘积结果矩阵C(行C_r,列C_c)，当需要计算的所述某一乘积元素a对应的存储序号为n_C时(也就是说n_C可以为一存储序号，该存储序号表征该乘积元素的存储位置)，由n_C可以确定乘矩阵B中与该乘积元素a对应的乘列元素的存储序号为B_c。

进一步具体地，可以采用下列式(2)获得与所述乘积元素a对应的被乘行元素的存储序号：

n_A＝floor(n_C/B_c)+A_c m₀ (2)

其中，n_C、m₀为内部计数器，其取值为大于等于0的整数，floor表征向下取整。则在被乘矩阵A的存储单元中，需要取出的被乘行元素的顺序标号为：

floor(n_C/B_c)A_c，floor(n_C/B_c)A_c+1，...，floor(n_C/B_c)A_c+A_c-1。

再进一步具体地，所述基于所述第二顺序，所述第三顺序以及所述第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，包括：

基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，所述第二值为B_c除以n_c的余数，所述第四值为B_c与m₀的乘积。

也就是说，再进一步可以采用下列式(3)获得与所述乘积元素a对应的乘列元素的存储序号：

n_B＝(n_C mod B_c)+B_c m₀； (3)

其中mod函数代表取模操作，则在乘矩阵B的存储单元中，需要取出的乘列元素的顺序标号为：

(n_C mod B_c)，(n_C mod B_c)+B_c，...，(n_C mod B_c)+B_c(B_r-1)。

通过根据上述方式确定出的被乘行元素存储序号以及乘列元素存储序号，可以确定出计算所述乘积元素a相应的矩阵A和矩阵B中的元素的值，然后采用相应的矩阵A中的被乘行元素与矩阵B中的乘列元素按照矩阵相乘原则计算获得所述乘积元素a的值，再将该值存储到与所述乘积元素a对应的存储位置上。

可见，本申请实施例中的技术方案还可以根据顺序存储矩阵中的元素中的方式，采用简单快速的计算方法获得所需元素的存储序号，从而可进一步实现快速定位所需的元素存储位置。因此，本申请实施例中的技术方案还具有提高获取所需元素的效率的技术效果。

再进一步地，所述基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，包括：

在m₀小于A_c与1的差值时，执行步骤：基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置；

在n_c小于A_r*B_c与1的差值时，执行步骤：基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，A_r为所述被乘行元素位于所述第一矩阵中的行数。

也就是说，在本申请实施例的处理过程中还可以采用如下方式确定是否获取到完整的乘积结果矩阵：

判断m₀是否为A_c-1，如果不是，则m₀加1，跳转至被乘矩阵/乘矩阵所需取数地址计算；如果是，则累加器结果根据n_C的值将计算得到的乘积结果矩阵中的乘积元素值存入n_C所表征的存储位置，并且执行n_C加1；进一步地，在n_C加1后的基础上判断n_C是否为A_r B_c-1，如果不是，跳转至被乘矩阵/乘矩阵所需取数地址计算；如果是，则计算结束，跳入空闲，判断下一次计算是否开始。

可见，本申请实施例中的技术方案还可以通过内部计数器实现判断乘积结果矩阵是否已完整获取，因此，具有避免重复计算和进一步提高FPGA处理效率的技术效果。

实施例二

请参考图2，本申请实施例二提供一种实现二维时空相关对数正态杂波的电子设备，包括：

矩阵输入器201，用以输入获得第一矩阵，所述第一矩阵用以表征时间相关对数正态杂波序列；

矩阵确定器202，用以基于与所述二维时空相关对数正态杂波的特性相关的常数λ确定第二矩阵，所述第二矩阵为M行一列矩阵，M为大于等于1的整数；

高斯序列矩阵生成器203，用以获得第三矩阵，所述第三矩阵中处于矩阵对角线位置和处于矩阵下半部份位置的元素为满足高斯分布的高斯序列，所述第三矩阵中处于矩阵上半部分位置的元素为0，且所述第三矩阵为M行M列矩阵；

矩阵乘法器204，用以获得第一乘积矩阵和/或第二乘积矩阵，其中，所述第一乘积矩阵为基于所述第一矩阵与所述第二矩阵的乘积而获得的矩阵，所述第二乘积矩阵为基于所述第二矩阵与所述第三矩阵与的乘积而获得的矩阵；

处理器205，用以基于第一乘积矩阵以及第二乘积矩阵，生成所述二维时空相关对数正态杂波序列。

可选地，所述矩阵乘法器204，包括：

输入数据缓存器，用以按照第一顺序存储所述第一矩阵中的每个被乘元素，获得与所述每个被乘元素分别一一对应的存储位置；按照第二顺序存储所述第二矩阵中的每个乘元素，获得与所述每个乘元素分别一一对应的存储位置；

输出数据缓存器，用以按照所述第三顺序存储第一乘积矩阵中的每个乘积元素；

数据访问控制器，用以基于所述第一顺序，所述第三顺序以及所述第一乘积矩阵中的第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，在所述输入数据缓存器中确定与所述被乘行元素的存储位置一一对应的每个被乘行元素的值；基于所述第二顺序，所述第三顺序以及所述第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，在所述第二矩阵的存储单元中确定与所述乘列元素的存储位置一一对应的每个乘列元素的值；基于所述每个被乘行元素的值和所述每个乘列元素的值按照矩阵相乘原则获得所述第一乘积元素的值；将所述第一乘积元素的值存储在所述输出数据缓存器中所述第一乘积元素对应的存储位置上。

可选地，所述输入数据缓存器，用以按照所述第一矩阵中从左到右依次存储的顺序存储所述第一矩阵中的每个被乘元素；按照所述第二矩阵中从左到右依次存储的顺序存储所述第二矩阵中的每个乘元素；

所述输出数据缓存器，用以按照所述第一乘积矩阵中从左到右依次存储的顺序存储所述第一乘积矩阵中的每个乘积元素；

所述数据访问控制器，用以基于所述第一乘积元素的存储位置，确定所述第一乘积元素位于所述第一乘积矩阵中的列数为n_c；基于n_c确定与所述第一乘积元素对应的所述乘列元素位于所述第二矩阵中的列数为B_c；基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，其中，所述第一值为对n_c和B_c的除数向下取整所获得的值，所述第二值为A_c与m₀的合数，A_c为所述被乘行元素位于所述第一矩阵中的列数，m₀为与所述第一乘积元素的位置对应且大于等于0的整数。

可选地，所述数据访问控制器，用以基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，所述第二值为B_c除以n_c的余数，所述第四值为B_c与m₀的乘积。

可选地，所述数据访问控制器，用以在m₀小于A_c与1的差值时，执行步骤：基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置；在n_c小于A_r*B_c与1的差值时，执行步骤：基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，A_r为所述被乘行元素位于所述第一矩阵中的行数。

前述图1实施例中的二维时空相关对数正态杂波实现方法中的各种变化方式和具体实例同样适用于本实施例的电子设备，通过前述对控制方法的详细描述，本领域技术人员可以清楚的知道本实施例中电子设备的实施方法，所以为了说明书的简洁，在此不再详述。

由此可见，本申请实施例中的技术方案可以通过获得表征时间相关对数正态杂波序列的第一矩阵，基于与所述二维时空相关对数正态杂波的特性相关的常数λ而获得第二矩阵，并通过高斯序列矩阵生成器获得具有特定形式的第三矩阵，从而可根据公式通过FPGA处理获得相应的二维时空相关对数正态杂波。由于本申请实施例中的技术方案可以避免使用DSP芯片生成二维时空相关对数正态分布序列，从而具有降低处理生成二维时空相关对数正态分布序列时的设备功耗，以及节省该处理过程中所需的数据资源空间的技术效果。

本申请实施例至少还具有如下技术效果或优点：

进一步地，由于在获得二维时空相关对数正态杂波的过程中需要进行矩阵相乘的运算，本申请实施例中的技术方案还可以通过被乘矩阵中的元素存储位置和乘矩阵中的元素存储位置而快速获得需要计算获取的元素，从而以适用于FPGA处理的方式处理获得矩阵相乘的乘积结果矩阵。因此，本申请实施例中的技术方案还具有进一步提高FPGA处理生成二维时空相关对数正态杂波的效率的技术效果。

进一步地，本申请实施例中的技术方案还可以根据顺序存储矩阵中的元素中的方式，采用简单快速的计算方法获得所需元素的存储序号，从而可进一步实现快速定位所需的元素存储位置。因此，本申请实施例中的技术方案还具有提高获取所需元素的效率的技术效果。

进一步地，本申请实施例中的技术方案还可以通过内部计数器实现判断乘积结果矩阵是否已完整获取，因此，具有避免重复计算和进一步提高FPGA处理效率的技术效果。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。进一步地，本申请技术方案中的各个方法步骤可以颠倒，变换先后顺序而依然落入本申请所涵盖的发明范围中。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (10)

1.一种二维时空相关对数正态杂波实现方法，其特征在于，包括：

获得第一矩阵，所述第一矩阵用以表征时间相关对数正态杂波序列；

基于与所述二维时空相关对数正态杂波的特性相关的常数λ确定第二矩阵，所述第二矩阵为M行一列矩阵，M为大于等于1的整数；

通过高斯序列矩阵生成器获得第三矩阵，所述第三矩阵中处于矩阵对角线位置和处于矩阵下半部份位置的元素为满足高斯分布的高斯序列，所述第三矩阵中处于矩阵上半部分位置的元素为0，且所述第三矩阵为M行M列矩阵；

基于第一乘积矩阵以及第二乘积矩阵，生成所述二维时空相关对数正态杂波序列，其中，所述第一乘积矩阵为基于所述第一矩阵与所述第二矩阵的乘积而获得的矩阵，所述第二乘积矩阵为基于所述第二矩阵与所述第三矩阵与的乘积而获得的矩阵，且所述第一乘积矩阵和/或所述第二乘积矩阵为通过矩阵乘法器获得的矩阵。

2.如权利要求1所述的方法，其特征在于，所述第一乘积矩阵为通过矩阵乘法器获得的矩阵，包括：

按照第一顺序存储所述第一矩阵中的每个被乘元素，获得与所述每个被乘元素分别一一对应的存储位置；

按照第二顺序存储所述第二矩阵中的每个乘元素，获得与所述每个乘元素分别一一对应的存储位置；

基于所述第一顺序，第三顺序以及所述第一乘积矩阵中的第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，其中，所述第一乘积矩阵中的每个乘积元素为按照所述第三顺序进行存储；

在所述第一矩阵的存储单元中确定与所述被乘行元素的存储位置一一对应的每个被乘行元素的值；

基于所述第二顺序，所述第三顺序以及所述第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置；

在所述第二矩阵的存储单元中确定与所述乘列元素的存储位置一一对应的每个乘列元素的值；

基于所述每个被乘行元素的值和所述每个乘列元素的值按照矩阵相乘原则获得所述第一乘积元素的值；

将所述第一乘积元素的值存储在所述第一乘积元素的存储位置中。

3.如权利要求2所述的方法，其特征在于，所述按照第一顺序存储所述第一矩阵中的每个被乘元素，包括：

按照所述第一矩阵中从左到右依次存储的顺序存储所述第一矩阵中的每个被乘元素；

所述按照第二顺序存储所述第二矩阵中的每个乘元素，包括：

按照所述第二矩阵中从左到右依次存储的顺序存储所述第二矩阵中的每个乘元素；

所述第一乘积矩阵中的每个乘积元素为按照所述第三顺序进行存储，包括：

按照所述第一乘积矩阵中从左到右依次存储的顺序存储所述第一乘积矩阵中的每个乘积元素；

所述基于所述第一顺序，第三顺序以及所述乘积矩阵中的第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，包括：

基于所述第一乘积元素的存储位置，确定所述第一乘积元素位于所述第一乘积矩阵中的列数为n_c；

基于n_c确定与所述第一乘积元素对应的所述乘列元素位于所述第二矩阵中的列数为B_c；

基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，其中，所述第一值为对n_c和B_c的除数向下取整所获得的值，所述第二值为A_c与m₀的合数，A_c为所述被乘行元素位于所述第一矩阵中的列数，m₀为与所述第一乘积元素的位置对应且大于等于0的整数。

4.如权利要求3所述的方法，其特征在于，所述基于所述第二顺序，所述第三顺序以及所述第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，包括：

基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，所述第二值为B_c除以n_c的余数，所述第四值为B_c与m₀的乘积。

5.如权利要求4所述的方法，其特征在于，所述基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，包括：

在m₀小于A_c与1的差值时，执行步骤：基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置；

在n_c小于A_r*B_c与1的差值时，执行步骤：基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，A_r为所述被乘行元素位于所述第一矩阵中的行数。

6.一种实现二维时空相关对数正态杂波的电子设备，其特征在于，包括：

矩阵输入器，用以输入获得第一矩阵，所述第一矩阵用以表征时间相关对数正态杂波序列；

矩阵确定器，用以基于与所述二维时空相关对数正态杂波的特性相关的常数λ确定第二矩阵，所述第二矩阵为M行一列矩阵，M为大于等于1的整数；

高斯序列矩阵生成器，用以获得第三矩阵，所述第三矩阵中处于矩阵对角线位置和处于矩阵下半部份位置的元素为满足高斯分布的高斯序列，所述第三矩阵中处于矩阵上半部分位置的元素为0，且所述第三矩阵为M行M列矩阵；

矩阵乘法器，用以获得第一乘积矩阵和/或第二乘积矩阵，其中，所述第一乘积矩阵为基于所述第一矩阵与所述第二矩阵的乘积而获得的矩阵，所述第二乘积矩阵为基于所述第二矩阵与所述第三矩阵与的乘积而获得的矩阵；

处理器，用以基于第一乘积矩阵以及第二乘积矩阵，生成所述二维时空相关对数正态杂波序列。

7.如权利要求6所述的电子设备，其特征在于，所述矩阵乘法器，包括：

输入数据缓存器，用以按照第一顺序存储所述第一矩阵中的每个被乘元素，获得与所述每个被乘元素分别一一对应的存储位置；按照第二顺序存储所述第二矩阵中的每个乘元素，获得与所述每个乘元素分别一一对应的存储位置；

输出数据缓存器，用以按照所述第三顺序存储第一乘积矩阵中的每个乘积元素；

数据访问控制器，用以基于所述第一顺序，所述第三顺序以及所述第一乘积矩阵中的第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，在所述输入数据缓存器中确定与所述被乘行元素的存储位置一一对应的每个被乘行元素的值；基于所述第二顺序，所述第三顺序以及所述第一乘积元素的存储位置，确定与所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，在所述第二矩阵的存储单元中确定与所述乘列元素的存储位置一一对应的每个乘列元素的值；基于所述每个被乘行元素的值和所述每个乘列元素的值按照矩阵相乘原则获得所述第一乘积元素的值；将所述第一乘积元素的值存储在所述输出数据缓存器中所述第一乘积元素对应的存储位置上。

8.如权利要求7所述的电子设备，其特征在于，所述输入数据缓存器，用以按照所述第一矩阵中从左到右依次存储的顺序存储所述第一矩阵中的每个被乘元素；按照所述第二矩阵中从左到右依次存储的顺序存储所述第二矩阵中的每个乘元素；

所述输出数据缓存器，用以按照所述第一乘积矩阵中从左到右依次存储的顺序存储所述第一乘积矩阵中的每个乘积元素；

所述数据访问控制器，用以基于所述第一乘积元素的存储位置，确定所述第一乘积元素位于所述第一乘积矩阵中的列数为n_c；基于n_c确定与所述第一乘积元素对应的所述乘列元素位于所述第二矩阵中的列数为B_c；基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置，其中，所述第一值为对n_c和B_c的除数向下取整所获得的值，所述第二值为A_c与m₀的合数，A_c为所述被乘行元素位于所述第一矩阵中的列数，m₀为与所述第一乘积元素的位置对应且大于等于0的整数。

9.如权利要求8所述的电子设备，其特征在于，所述数据访问控制器，用以基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，所述第二值为B_c除以n_c的余数，所述第四值为B_c与m₀的乘积。

10.如权利要求9所述的电子设备，其特征在于，所述数据访问控制器，用以在m₀小于A_c与1的差值时，执行步骤：基于第一值以及第二值的和数，获得所述第一乘积元素对应的所述第一矩阵中的被乘行元素的存储位置；在n_c小于A_r*B_c与1的差值时，执行步骤：基于第三值与第四值的和数，获得所述第一乘积元素对应的所述第二矩阵中的乘列元素的存储位置，其中，A_r为所述被乘行元素位于所述第一矩阵中的行数。