CN106201931A - 一种超速矩阵运算协处理器系统 - Google Patents
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Abstract
本发明公开了一种超速矩阵运算协处理器系统，包括：指令Cache和启动ROM，存储总线MB，指令控制部件，DMA控制器，超算矩阵阵列和AXI总线控制器。本发明比传统的矩阵乘加方法理论上加速了n2倍，具有结构简单、计算效率高、具有较强的应用针对性等优点。
Description
技术领域
本发明主要涉及到超速矩阵运算协处理器系统的领域，特指一种超速矩阵运算协处理器系统。
背景技术
随着高速图像处理技术的应用领域日益扩大，对图像的性能要求也越来越高。在硬件方面，单纯依靠减小工艺制造尺寸来提高处理器性能变得越来越乏力，因此单核处理器系统已经难以满足未来图像处理的实时性要求。而此时，随着集成电路产业以及工艺水平的快速发展，单颗芯片可以集成的处理器数目越来越多，多核系统应运而生，多核技术的迅猛发展为高速图像的并行处理提供了一种新的研究方向和解决方法。充分利用了多处理器核的并行执行能力，是解决大规模运算和高实时性复杂应用的一种可行方案，已广泛的应用在多媒体、数字信号处理以及网络通信等领域。
在软件方面，研究人员已经将一些应用程序加速了超过100倍，但这只是在增强的算法得到了大量优化和调整后，从而使应用程序超过99.9%的执行时间都花费在并行执行部分上。一般来说，应用程序直接并行化可能会导致存储器(DRAM)带宽达到饱和，使得加速只能达到10倍。解决途径在于如何突破存储器带宽的限制，这需要进行某种转换以便用专门的GPU芯片上存储器显著减少访问DRAM的次数。然而，如果要想突破这些限制，不但需要对代码进行进一步的优化，以限制片上存储器的容量。更需要GPU片上存储器结构打破传统的观念，对大量的数据进行并行读写，以满足大量矩阵运算的需要。
特别是，CPU的芯片面积由缓存决定，而GPU的芯片面积则由数据通路和固定功能逻辑决定。GPU存储器接口更重视带宽而不是延时(大规模并行执行会隐藏延时)。事实上，GPU带宽已经超出CPU带宽许多倍，在最近的设计中已经超过190GB/s，但仍显不足， 从硬软件两个层面人们为了加快图像处理的速度，已经做了很多的努力，但图像处理中遇到的大量乘加矩阵运算，一个节拍也只能得到一个矩阵的一个数据元素，一个nXn的矩阵，至少也需要n2拍才能得到最终结果。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供了一种超速矩阵运算协处理器系统，理论上，一个nXn的矩阵，仅需要1拍就能得到最终结果，比传统的方法加速了n2倍。本发明结构简洁、存储带宽高、极大地提高了矩阵计算的能力。
为解决上述技术问题，本发明采用以下技术方案：
一种超速矩阵运算协处理器系统，包括：
指令Cache和启动ROM，存储总线MB，指令控制部件，DMA控制器，超算矩阵和AXI总线控制器；其中，
所述指令Cache和启动ROM包括：指令cache存储体，存放所述协处理器系统所要执行的指令。其地址来自存储总线MB，单向，数据来自存储总线MB，单向；加载启动ROM，存放所述协处理器系统的初始化程序。其地址来自存储总线MB，单向，数据来自存储总线MB，单向；
所述存储总线MB，是所述协处理器系统中其它部件与存储器交换信息的桥梁；
所述指令控制部件，负责所述协处理器系统指令的流出和执行；
所述DMA控制器，以直接存储器访问的方式完成超算矩阵中存储器之间的数据交换，或与外部总线AXI进行数据交换；
所述AXI总线控制器，32位，完成所述协处理器系统与外部设备之间的数据交换；
所述超算矩阵，完成矩阵定点数的超高速计算。
作为本发明的进一步改进：所述存储总线MB，包括：
程序数据总线PdataBus，32位，所述协处理器系统的指令通道；
程序地址总线PaddrBus, 32位，所述协处理器系统的指令地址通道；
数据总线DataBus，32位，所述协处理器系统的数据通道；
数据地址总线单元DaddrBus，32位，所述协处理器系统的数据地址通道；
DMA数据总线DMAdataBus，32位，所述协处理器系统DMA的数据通道；
DMA地址总线DMAaddrBus，32位，所述协处理器系统DMA的数据地址通道；
存储总线控制电路MUX，完成对存储总线的控制；
外部总线Pbus，连接存储总线控制电路MUX、DMA控制器和AXI总线控制器。
作为本发明的进一步改进：所述指令控制部件，包括：
指令寄存器IR，32位，接收来自程序数据总线PdataBus的指令，作为待执行指令的暂存器；
程序地址计数器PC，32位，其值送往程序地址总线PaddrBus,作为下一条指令的地址。
作为本发明的进一步改进：所述DMA控制器，包括：
全局控制寄存器；
源地址寄存器；
目的地址寄存器；
长度计数寄存器。
作为本发明的进一步改进：所述超算矩阵，包括：
4套乘加矩阵阵列，4条阵列可在一拍内一次并行获得4个8X8的矩阵结果，每一个矩阵运算单元又可并发流水执行矩阵乘加运算，可一拍获得1个8X8的矩阵结果，字长位32位；
一条地址总线AddrBus，32位；
一条数据总线DataBus，32位。
作为本发明的进一步改进：所述乘加矩阵，包括：
4套魔方DRAM存储阵列，每个存储阵列都可同时读写8X8X32位的数，给8X8的矩阵阵列提供操作数，计算结果8X8X32位的数写入魔方DRAM存储阵列；
3套四选一多路开关，选择4个魔方DRAM存储阵列的1个提供操作数，或计算结果写入4个魔方DRAM存储阵列的1个中；
1套乘加矩阵运算阵列；
魔方DRAM存储阵列到四选一多路开关，采用片内SerDes技术，单通道波特率最高为6.25Gbps；乘加矩阵运算阵列到四选一多路开关采用片内SerDes技术，每个通道的波特率可为1.25Gbps、2.5Gbps、3.125Gbps、6.25Gbps。所述SERDES是英文SERializer（串行器）/DESerializer（解串器）的简称。它是一种主流的时分多路复用（TDM）、点对点（P2P）的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体（光缆或铜线），最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，从而大大降低通信成本。这种点对点的通信技术可以提升信号的传输速度，并且降低通信成本。
另外，本方案中，所涉及的存储器等相关部件均采用现有技术。
与现有技术相比，本发明的优点在于：本发明的超速矩阵运算协处理器系统，结构简洁，一个算数矩阵的运算效率是传统算数矩阵运算的n2倍。解决了片内SerDes技术的数据传输问题，极大地节省了工程布线时的走线空间，为图像的高速处理提供了一个高速硬件平台。
附图说明
图1是本发明的顶层拓扑结构示意图。
图2是本发明的逻辑结构原理示意图。
图3是本发明的一个矩阵阵列逻辑结构原理示意图。
以下将结合说明书附图和具体实施例对本发明做进一步详细说明：
如图1所示，本发明的一种超速矩阵运算协处理器系统，逻辑模块包括指令Cache和启动ROM 1，存储总线MB 2，指令控制部件3，DMA控制器4，超算矩阵6和AXI总线控制器5，一组输入/输出数据线AXIdata，32位，一组未画出的若干控制信号线；图中指令Cache和启动ROM1与存储总线MB 2相连，也即访问1要通过2进行。指令控制部件3，DMA控制器4，超算矩阵6和AXI总线控制器5也与存储总线MB 2 相连，DMA控制器4与AXI总线控制器5相连，即可以以DMA方式直接建立外部与指令Cache和启动ROM 1的连接通路，还可以以DMA方式直接建立外部与超算矩阵6的连接通路；超算矩阵6可以通过存储总线MB 2与AXI总线控制器5建立连接通路，实现超算矩阵6与外部通信。
如图2所示，图2是对图1的进一步细化。在本实施例中，存储总线MB 2，由6条总线实现，分别是：
程序数据总线PdataBus 21，32位，所述协处理器系统的指令总线；
程序地址总线PaddrBus 22, 32位，所述协处理器系统的指令地址总线；
数据总线DataBus 23，32位，所述协处理器系统的数据总线；
数据地址总线DaddrBus 24，32位，所述协处理器系统的数据地址总线；
DMA数据总线DMAdataBus 25，32位，所述协处理器系统DMA的数据总线；
DMA地址总线DMAaddrBus 26，32位，所述协处理器系统DMA的数据地址总线；
数据总线与地址总线分离，功能不同的总线相互分离，最大限度地提高访存的并行度；
存储总线控制电路MUX 27，完成对存储总线的控制；
外部总线Pbus 28，连接存储总线控制电路MUX 27、DMA控制器4和AXI总线控制器5；
指令控制部件3，包括：
指令寄存器IR 31，32位，接收来自程序数据总线PdataBus 21的指令，作为待执行指令的暂存器；
程序地址计数器PC 32，32位，其值送往程序地址总线PaddrBus 22，作为下一条指令的地址；
DMA控制器4，包括：
全局控制寄存器、源地址寄存器、目的地址寄存器、长度计数寄存器；
超算矩阵6，包括：
4套乘加矩阵阵列61、62、63、64，4条阵列可在一拍内一次并行获得4个8X8的矩阵结果，每一个矩阵运算单元又可并发流水执行矩阵乘加运算，可一拍获得1个8X8的矩阵结果，字长位32位；
一条地址总线AddrBus 65，32位；
一条数据总线DataBus 66，32位。
如图3所示，在本实施例中，乘加矩阵61（不失一般性，以61为例），包括：4套魔方DRAM存储阵列611、612、613、614，每个存储阵列都可同时读写8X8X32位的数，给8X8的矩阵阵列提供操作数，计算结果8X8X32位的数写入魔方DRAM存储阵列；
3套四选一多路开关615、616、617，选择4个魔方DRAM存储阵列的1个提供操作数，或计算结果写入4个魔方DRAM存储阵列的1个中；
1套乘加矩阵运算阵列；
魔方DRAM存储阵列611、612、613、614到四选一多路开关615、616采用片内SerDes技术，单通道波特率最高为6.25Gbps；乘加矩阵运算阵列到四选一多路开关617采用片内SerDes技术，每个通道的波特率可为1.25Gbps、2.5Gbps、3.125Gbps、6.25Gbps。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
Claims (6)
1.一种超速矩阵运算协处理器系统，其特征在于，包括：
指令Cache和启动ROM（1）、存储总线MB（2）、指令控制部件（3）、DMA控制器（4）、超算矩阵（6）和AXI总线控制器（5），所述指令Cache和启动ROM（1）、指令控制部件（3），DMA控制器（4），超算矩阵（6）和AXI总线控制器（5）均与存储总线MB（2）相连，DMA控制器（4）与AXI总线控制器（5）相连；
所述指令Cache和启动ROM（1）中指令cache存储体，用于存放所述协处理器系统所要执行的指令，其地址来自存储总线MB（2），单向，数据来自存储总线MB（2），单向；加载启动ROM，存放所述协处理器系统的初始化程序，其地址来自存储总线MB（2），单向，数据来自存储总线MB（2），单向；
所述存储总线MB（2），用于充当所述协处理器系统中其它部件与存储器交换信息的桥梁；
所述指令控制部件（3），用于所述协处理器系统指令的流出和执行；
所述DMA控制器（4），用于通过存储总线（2）以DMA方式直接建立外部与指令Cache和启动ROM（1）的连接通路，通过存储总线（2）以DMA方式直接建立外部与超算矩阵（6）的连接通路完成超算矩阵之间的数据交换，通过AXI总线控制器（5）与外部总线AXI进行数据交换；
所述AXI总线控制器（5），用于完成协处理器与外部设备之间的数据交换；
所述超算矩阵（6），负责完成矩阵定点数的超高速计算。
2.如权利要求1所述的一种超速矩阵运算所述协处理器系统，其特征在于：所述存储总线MB（2），包括：
程序数据总线PdataBus（21），32位，所述协处理器系统的指令通道；
程序地址总线PaddrBus（22）, 32位，所述协处理器系统的指令地址通道；
数据总线DataBus（23），32位，所述协处理器系统的数据通道；
数据地址总线单元DaddrBus（24），32位，所述协处理器系统的数据地址通道；
DMA数据总线DMAdataBus（25），32位，所述协处理器系统DMA的数据通道；
DMA地址总线DMAaddrBus（26），32位，所述协处理器系统DMA的数据地址通道；
存储总线控制电路MUX（27），完成对存储总线的控制；
外部总线Pbus（28），连接存储总线控制电路MUX（27）、DMA控制器（4）和AXI总线控制器（5）。
3.如权利要求1所述的一种超速矩阵运算所述协处理器系统，其特征在于：所述指令控制部件（3），包括：
指令寄存器IR（31），32位，接收来自程序数据总线PdataBus（21）的指令，作为待执行指令的暂存器；
程序地址计数器PC（32），32位，其值送往程序地址总线PaddrBus（22）,作为下一条指令的地址。
4.如权利要求1所述的一种超速矩阵运算所述协处理器系统系统，其特征在于：所述DMA控制器（4），包括：
全局控制寄存器；
源地址寄存器；
目的地址寄存器；
长度计数寄存器。
5.如权利要求1所述的一种超速矩阵运算所述协处理器系统，其特征在于：所述超算矩阵（6），包括：
4套乘加矩阵阵列（61）、（62）、（63）、（64），4条阵列可在一拍内一次并行获得4个8X8的矩阵结果，每一个矩阵运算单元又可并发流水执行矩阵乘加运算，可一拍获得1个8X8的矩阵结果，字长位32位；
一条地址总线AddrBus（65）,32位；
一条数据总线DataBus（66）,32位。
6.如权利要求5所述的一种超速矩阵运算协处理器系统，其特征在于：所述乘加矩阵（61），包括：
4套魔方DRAM存储阵列（611）、（612）、（613）、（614），每个存储阵列都可同时读写8X8X32位的数，给8X8的矩阵阵列提供操作数，计算结果8X8X32位的数写入魔方DRAM存储阵列；
3套四选一多路开关（615）、（616）、（617），选择4个魔方DRAM存储阵列的1个提供操作数，或计算结果写入4个魔方DRAM存储阵列的1个中；
1套乘加矩阵运算阵列；
魔方DRAM存储阵列（611）、（612）、（613）、（614）到四选一多路开关（615）、（616）采用片内SerDes技术，单通道波特率最高为6.25Gbps；乘加矩阵运算阵列到四选一多路开关（617），采用片内SerDes技术，每个通道的波特率可为1.25Gbps、2.5Gbps、3.125Gbps、6.25Gbps。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20181211 Address after: 410100 Depp Enterprise Park, No. 1 Luoshitang Road, Changsha Economic and Technological Development Zone, Changsha City, Hunan Province, 6 Blocks D, 109 Applicant after: Changsha central wing day Intelligent Equipment Technology Co., Ltd. Address before: 410100 Depp Enterprise Park, No. 1 Luoshitang Road, Changsha Economic and Technological Development Zone, Changsha City, Hunan Province, 6 Blocks D, 109 Applicant before: Changsha central space Microelectronics Research Institute Co Ltd |
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| GR01 | Patent grant | ||
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