CN106168897B - 用于深度流水化脉动有限脉冲响应滤波器的资源节约电路结构 - Google Patents

Abstract

本公开涉及用于深度流水化脉动有限脉冲响应滤波器的资源节约电路结构，具体地，接收数据输入和使能输入并基于数据输入生成输出的电路装置包括具有输入寄存器的输入级电路。输入寄存器接收使能输入。该电路装置还包括操作性地连接至输入级电路的脉动寄存器，并且脉动寄存器在不具有任何使能连接的情况下进行操作。该电路装置进一步包括连接至脉动寄存器的乘法器，其被配置为生成乘积值。该电路装置还包括输出级电路，其包括至少部分地基于乘积值计算输出和的加法器。

Description

用于深度流水化脉动有限脉冲响应滤波器的资源节约电路 结构

技术领域

本发明涉及可用于在深度流水化数字信号处理(DSP)电路中实施脉动(systolic)有限脉冲响应(FIR)滤波器的资源节约电路装置。

背景技术

流水线技术可以用于DSP系统以在电路结构的关键路径处增强处理速度或者以与DSP系统中相同的处理速度降低功耗。通过允许不同的功能单元同时操作，当处理任务流时，DSP流水线可以增加 DSP系统的生产量。

流水化DSP系统的一种示例性应用可以是FIR滤波器的实施。由于FIR滤波器电路通常涉及大量的寄存器，所以使能信号或时钟信号通常被馈送到每个寄存器中以控制寄存器操作。平坦的使能布置(flat enable arrangement)可用于使一个使能信号直接连接至FIR滤波器中的每个寄存器。当FIR滤波器的规模较大或较复杂时，其被实施在深度流水化DSP块中或者与其他FIR滤波器组合作为较大系统的一部分，与平坦的使能布置相关联的增加扇出要求影响了电路的性能。例如，使能线的高扇出通常要求附加的资源(诸如附加的功耗)来实现高扇出以及用于使能信号的布线(当FIR滤波器在诸如现场可编程门阵列(FPGA)或其他可编程逻辑器件(PLD)的可编程集成电路中实施时，其会消耗附加的通用可编程逻辑资源)。

发明内容

根据本发明的实施例，流水化或者波纹使能布置(ripple enable arrangement)用于在深度流水化脉动FIR滤波器电路的每个流水线状态处提供独立使能信号，使得降低使能输入的扇出。波纹使能配置进一步通过减少使能连接的数量同时保持流水化FIR滤波器的流控制来改进，而不对滤波器中的每个寄存器提供使能信号连接。

因此，根据本发明的实施例，提供了一种流水化脉动FIR滤波器。 FIR滤波器包括：输入级电路，包括输入寄存器；FIR计算电路，包括脉动寄存器和乘法器；以及输出级电路，包括加法器。输入寄存器接收使能输入。FIR滤波器还包括多个流水线寄存器来使FIR计算电路或加法器的部分操作流水化。流水化脉动FIR滤波器的每个流水线级都具有独立的使能寄存器而不扇出每个流水线级的使能输入。

根据本发明的实施例，提供了接收数据输入和使能输入并基于数据输入生成输出和的电路装置。该电路装置包括输入级电路，其包括输入寄存器。输入寄存器接收使能输入。该电路装置还包括脉动寄存器，其操作性地连接至输入级电路，并且脉动寄存器在不具有任何使能连接的情况下进行操作。该电路装置还包括连接至脉动寄存器的乘法器，其被配置为生成乘积值。该电路装置还包括输出级电路，其包括加法器，加法器至少部分地基于乘积值计算输出和。

根据本发明的另一实施例，提供了一种接收数据输入并基于数据输入生成有限脉冲响应输出的电路装置。该电路装置包括：输入级电路，包括输入寄存器；第一乘法器，操作性地连接至输入级电路；第二乘法器，操作性地连接至输入级电路；以及输出级电路，操作性地连接至第一乘法器和第二乘法器。输出级电路还包括第一加法器、第二加法器和重定时寄存器。第一加法器操作性地连接至第一乘法器和第二乘法器。第二加法器直接连接至第一加法器而不具有将第一加法器和第二加法器分离的任何物理元件，使得第一加法器和第二加法器可以物理合并。重定时寄存器被放置在第一乘法器和第一加法器之间以重定时输出级。

附图说明

本发明的其他特征、特性和各种优势将基于结合附图的以下详细描述而变得明显，在附图中类似的符号表示类似的部分，其中：

图1示出了用于非脉动滤波器的波纹使能布置的示例性电路图；

图2示出了具有波纹使能的脉动滤波器的示例性逻辑表示；

图3和图4示出了合并脉动FIR输出结构中的一对加法器的示例性电路逻辑图；

图5示出了在DSP块中包括两个乘法器的重定时脉动输出结构的示例性电路图；

图6示出了在加法器中具有附加等级的流水线的DSP块的示例性电路图；

图7示出了流水线使能级(staging)情况的示例性电路图；

图8至图10以与图3和图4所示相似的方式示出了一系列示例性电路图，示出在DSP块中具有多于两个的乘法器的扩展组的脉动 FIR输出结构的变换；

图11至图14示出了一系列示例性电路图，示出具有三个乘法器的脉动FIR块的变换，具有与结合图7讨论的类似使能减少技术；

图15和图16示出了一系列示例性电路图，示出在脉动FIR块中使脉动寄存器成组；以及

图17是采用结合本发明的可编程逻辑器件的示例性系统的简化框图。

具体实施方式

以下讨论将基于诸如现场可编程门阵列(FPGA)的可编程集成电路器件的示例，或者可选地基于诸如专用集成电路(ASIC)的定制电路的示例。然而，应该注意，本文公开的主题可用于任何种类的固定或可编程器件。

在本发明的一些实施例中，介绍了在深度流水化DSP系统中实施脉动FIR滤波器的结构。FIR滤波器的结构包括波纹使能布置，例如，每个流水线级都具有独立的使能信号而不增加使能扇出。这种使能布置可以在单个DSP块内实施或者在多个DSP块之间实施。以这种方式，脉动FIR滤波器可以扩展为在诸如DSP块的局部结构中具有任意深度的流水线以及任何数量的乘法器。

在本发明的具有波纹使能布置的各个实施例中，FIR滤波器的部分可以继续处理数据同时其他部分停滞，因为每个流水线级都可具有独立的使能信号，来代替相同的使能信号用于停滞整个FIR滤波器。以正确数据值可被存储并用于贯穿FIR滤波器的操作并且可以在任何点处开始整个滤波器结构而不损失数据的这种方式，使能信号可以包括贯穿FIR滤波器的延迟。

在本发明的又一实施方式中，可以重定时具有波纹使能布置的所公开脉动FIR滤波器，使得输出结构中的加法器可以被重新布置而在加法器之间没有物理元件，因此加法器可以合并以节省硬件资源。

在本发明的又一实施方式中，具有波纹使能布置的所公开脉动 FIR滤波器可以进一步变换，使得可以从FIR滤波器的一些部分中去除特定的使能连接，这改进了路由并且还降低了电路的功耗。

图1示出了用于非脉动滤波器的波纹使能布置的示例性电路图。图1所示的示例性DSP块101具有数据输入109，数据输入被传输至生成延迟数据信号112的输入寄存器102a-102c。滤波器包括两个乘法器103a-103b，它们直接在加法器104(非脉动)处相加，尽管该结构可用于DSP块的脉动布置(图1中未示出)。加法器104处生成的和与加法器105处的数据输入111相加。然后，来自加法器105的相加值可以被传输至输出寄存器106以生成输出113。在DSP块101内，通过寄存器107引起的相同等待时间，使能输入110从该滤波器的输入级(例如，DSP块101的左侧，包括数据输入线109和输入寄存器 102a-102c)延迟到输出级(例如，DSP块101的右侧，包括输出寄存器106和输出113)作为乘法器103a-103b和加法器104-105的寄存器108的流水线深度。寄存器108的流水线深度可以是任何值，只要107和108的等待时间值相同即可。

在图1的对应示例中，等待时间寄存器107的配置和流水线寄存器108的流水线深度可以允许任何数量的流水线寄存器被用于或添加至结构。此外，并非是针对独立的加法器104-105放置延迟寄存器107 或流水线寄存器108，这里两个加法器104-105被直接连接，由此可以被合并以提高硬件效率(如图4进一步所示)。

图2示出了具有波纹使能的脉动滤波器的示例性逻辑表示。如图 2所示，示例性脉动滤波器230具有一系列输入寄存器205-207等，并且该滤波器230的每一级都通过由使能寄存器200-203(将扇出按系数4断开)生成的延迟使能信号来使能。注意，该结构的脉动特性利用输出寄存器258通过向下至链的匹配寄存器206、214以及类似的寄存器对216、256和226、257来实施。如果去除了这些对，则所有加法器213a-213d可以被合并而在加法器之间没有附加元件，并且滤波器230可以是直接II型FIR。例如，如图3和图4进一步示出的，包括两个加法器213a-213b和两个寄存器214、256的电路逻辑块250a 可以通过重新布置寄存器并由此合并两个加法器而成流线型。

图3和图4示出了合并脉动FIR输出结构中的一对加法器的示例性电路逻辑图。如图3所示的具有输入240和输出245的示例性电路块250b可以与图2中的电路块250a类似，作为DSP块中的脉动FIR 输出结构的一部分。合并两个加法器241、243可以使得更加有效地使用硬件，这可以通过重定时输出级块250b来实现。

图4示出了DSP块中的重定时脉动FIR输出结构250c的示例(从图3中的输出结构250b变换而来)。寄存器242可以移动到位置246，并且在加法器241之前添加平衡寄存器247；并且寄存器244保持不变。以这种方式，通过输出结构块250c的总延迟以及加法器241、243 之间的单个延迟可以保持为与输出结构250b的延迟相同。注意，在图4所示的变换之后，加法器241、243之间的单个延迟是逻辑的而非物理的，因为不具有分离加法器的其他物理元件，并且两个加法器 241、243随后可以被物理合并。

图5示出了在DSP块260a中包括两个乘法器210、211的重定时脉动输出结构的示例性电路图。图5所示的示例性DSP块260a具有 207，其被传输至滤波器寄存器209a-209d以生成214。在DSP块260a 内，可与图1中的使能输入110类似的使能输入208经由与图1中的延迟107类似的201来延迟。寄存器201可以利用205平衡，例如，当205的流水线深度等于由201引起的延迟时，由寄存器201引起的延迟基本等于由寄存器205引起的延迟。寄存器202是延迟使能寄存器，其与图2中的寄存器202或203类似。

DSP块260a的输出结构265以与图3和图4所示的类似方式来重定时，使得加法器对212、213不通过它们之间的任何其他物理元件来物理分离，因此可以物理组合。例如，寄存器204从加法器212、 213之间的位置移动到单独连接至加法器212的位置，例如，与图4 中的寄存器246相似的位置。利用脉动寄存器204，DSP块260a内示出的滤波器不需要为每一级添加附加的使能连接。

图6示出了在加法器212、213中具有附加等级的206的DSP块 260b的示例性电路图。通过图5所示的DSP块260a中的重定时输出结构，例如不具有任何附加的寄存器或者分离加法器对212、213的其他物理元件，可以在DSP块260b的加法器(或任何其他部分)中添加任何等级的206。可以添加附加的寄存器203以平衡206，例如， 206的深度等效于寄存器203。

在图6所示的对应示例中，在DSP块260b内添加寄存器203。可选地，寄存器203可放置在DSP块260b外，例如向DSP块260b 提供外生的延迟输入。

图7示出了流水线使能级情况的示例性电路图。电路结构270a 具有数据输入222，其被传输通过两个寄存器223、224以生成延迟输入225。使能输入220被馈送至控制寄存器223，并且在使能221处被延迟来为控制寄存器224生成延迟使能信号。如电路结构270b处所示，第一寄存器223和第二寄存器224之间的延迟使能寄存器221 可以不是必须的(例如，如图7所示，可以从电路270b中去除寄存器221和到寄存器224的使能线)，因为具有延迟使能寄存器221的结构270a和不具有延迟使能寄存器221的结构270b的稳定状态操作是相同的。这例如可以通过稳定状态分析来示出，这种分析可以在电路参数的Z变换之后在频域中执行。注意，针对两种情况270a和270b 的重置的操作可以不同，但是当电路270a和270b达到它们的稳定状态时，电路特性可以相同。

图8至图10以与图3和图4所示相似的方式示出了一系列示例性电路图，示出在DSP块中具有多于两个乘法器的扩展组的脉动FIR 输出结构的变换。如图8所示，输出结构300a可以看作是图3中的块250b的链增加(chained up)版本，其中数据输入301被传输通过三个加法器302、304、306以及三个寄存器303、305、307以生成数据输出308。

如图9所示，输出结构300b是以与图4所示变换的相同方式移动一个寄存器(例如，寄存器305)的结果。这里，寄存器305被移动到寄存器310的位置，并且在加法器304之前添加平衡寄存器311，使得输出结构300b的总延迟(例如，输出308和输入301之间)以及加法器304、306之间的单个延迟保持不变。

图10示出了图9中的输出结构300b的又一变形，从而得到输出结构300c。如输出结构300c处所示，寄存器303、311的组可以移动到寄存器322、323的位置，并且在加法器302之前添加平衡寄存器 320-321以平衡寄存器322-323。以这种方式，具有三个加法器的原始输出结构300a可以变形为具有三个加法器(没有分离它们的寄存器) 的输出结构300c，因此三个加法器可以合并以节省硬件资源。

图11至图14示出了一系列示例性电路图，示出具有三个乘法器的脉动FIR块的变形，具有结合图7讨论的类似使能减少技术。如图 11所示，脉动FIR块400a具有数据输入420，其被传输通过三级的输入寄存器401-405，其中在每一延迟级处的延迟输入被传输至乘法器406、407或408。寄存器426可以生成延迟输入值423。可以在三个乘法器406、407和408之后添加组延迟块411，其具有通过寄存器 409平衡的使能。使能输入425可以在块409处被延迟(具有与延迟块411相同的延迟)，然后在使能寄存器410处被延迟以生成用于脉动寄存器413、414和415以及寄存器417和412a-412b的使能信号422。数据输入421(被寄存器412a-412b延迟)、来自脉动寄存器413、 414和415的输出以及来自乘法器408的延迟输出在加法器416处相加以在寄存器417之后生成滤波器输出424。

在图11所示的对应示例中，以与图8至图10所示的变形相似的方式，在三个乘法器组406、407和408中改变加法器链中的寄存器 (例如，类似于图8中的块300a)，得到一个合并的加法器416。

在图13中，基于图7所示的方法，与图12中的脉动FIR块400b 相比，脉动FIR块400c可以去除使能连接433。例如，如图12的400b 所示，组延迟411与平衡延迟409一起可以放置在脉动寄存器413、 414和415之后。针对输出寄存器417和412a-412b生成由寄存器410 和409延迟的使能信号430。如块400c处所示，对于脉动寄存器413、 414和415不是要求所有的使能连接。具体地，寄存器413和415由此不被使能。寄存器413和415这里不需要被使能，因为基于图6所示的变形，寄存器413和415可看作是已经使能的输入寄存器(例如，乘法器之前的寄存器)。对于延迟块411来说不需要使能，只要输出使能延迟与整个滤波器等待时间匹配即可。

图14示出了脉动寄存器413、414和415可以移动到脉动FIR块 400d中的不同位置，例如在乘法器406-407之前。如图14所示，寄存器401和403的输出被分别提供给寄存器413和415的输入。以这种方式，如图15-16中的另一FIR滤波器示例进一步示出的，脉动寄存器可以与输入寄存器401-403成组。

图15和图16示出了一系列示例性电路图，示出脉动FIR块中的脉动寄存器的成组。如图15所示，块510a可以是4级脉动FIR滤波器的输入结构，该4级脉动FIR滤波器可以是图14中的3级脉动滤波器块400d的扩展。这种类型的结构可以进一步扩展用于成组到一起的任何大小的脉动滤波器。使能输入500被馈送到使能寄存器501 以及脉动寄存器502-507中的每一个。

如图16所示，以与图7讨论的类似方式，用于每个乘法器的脉动延迟的第一寄存器(例如，寄存器502、505和507)不是必须连接至使能输入500，由此可以进一步节省路由资源和功率。

图17是采用结合有本发明的可编程逻辑器件的示例性系统的简化框图。被配置为包括根据本发明的任何实施方式的算术电路装置的 PLD 60可用于许多种类的电子设备。一种可能的用法是图17所示的示例性数据处理系统600。数据处理系统600可以包括一个或多个以下部件：处理器601、存储器602、I/O电路装置603和外围设备604。这些部件通过系统总线605耦合到一起，并且设置在包含在终端用户系统607中的电路板606上。

系统600可用于各种应用，诸如计算机联网、数据联网、仪表化、视频处理、数字信号处理、远程射频头(RRH)或者期望使用可编程或可再编程逻辑的优势的任何其他应用。PLD 60可用于执行各种不同的逻辑功能。例如，PLD 60可以配置为与处理器601协作的处理器或控制器。PLD 60还可以用作用于仲裁访问系统600中的共享资源的仲裁器。在又一示例中，PLD 60可以配置为处理器601与系统 600中的一个其他部件之间的接口。应该注意，系统600仅仅是示例性的，并且可以通过以下权利要求来表示本发明的真实精神和范围。

各种技术可用于实施上述PLD 60并结合本发明。

根据一个方面，接收数据输入和使能输入并基于数据输入生成输出的电路装置可以包括输入级电路、乘法器和输出级电路。输入级电路可以包括接收使能输入的第一输入寄存器以及第二输入寄存器，其中第二输入寄存器顺次连接至第一输入寄存器并且在电路装置的稳定状态下在不具有任何使能连接的情况下进行操作。乘法器可以连接至输入级电路并被配置为生成乘积值。输出级电路可以包括至少部分地基于乘积值计算输出的加法器。

在一些实施例中，该电路装置可进一步包括使能寄存器，被配置为接收使能输入并生成用于电路装置的流控制的延迟使能信号。

在一些实施例中，该电路装置可进一步包括操作性地连接至输入级电路的第一脉动寄存器以及顺次连接至第一脉动寄存器的第二脉动寄存器，使得第二脉动寄存器连接至使能寄存器以接收延迟使能信号，并且第一脉动寄存器不连接至使能寄存器并且在电路装置的稳定状态下在不具有任何使能连接的情况下进行操作。

如果期望的话，乘法器被放置在输入级电路和第一脉动寄存器之间。

如果期望的话，第一脉动寄存器直接连接至第二输入寄存器，使得第一脉动寄存器可以与输入级电路成组。

在一些实施例中，该电路装置可进一步包括放置在乘法器和第一脉动寄存器之后的组延迟寄存器，从而在不具有任何使能连接的情况下操作组延迟寄存器。

如果期望的话，该电路装置可以进一步包括平衡延迟寄存器以延迟使能输入，从而平衡组延迟寄存器。

在一些实施例中，组延迟寄存器连接至输出级电路中的加法器，并且平衡延迟寄存器连接至输出级电路中的输出寄存器。

根据一个方面，一种电路装置可接收数据输入并基于数据输入生成有限脉冲响应输出。该电路装置可包括：输入级电路，包括输入寄存器；第一乘法器，操作性地连接至输入级电路；第二乘法器，操作性地连接至输入级电路；以及输出级电路，操作性地连接至第一乘法器和第二乘法器。输出级电路可包括：加法器电路，包括操作性地连接至第一乘法器、第二乘法器和数据输入的单个加法器，或者一对加法器而没有分离这一对加法器的任何物理元件；以及重定时寄存器，放置在第一乘法器和加法器电路之间以重定时输出级电路。

在一些实施例中，输入寄存器通过使能输入来使能。

在一些实施例中，该电路装置可进一步包括：多个流水线，以使第一乘法器和第二乘法器的操作流水化。

在一些实施例中，该电路装置可进一步包括：延迟寄存器，连接至重定时寄存器。延迟寄存器创建使能延迟以平衡多个流水线，并且重定时寄存器接收延迟使能信号。

在一些实施例中，该电路可包括多个流水线，以使加法器电路的操作流水化。

在一些实施例中，该电路装置可进一步包括：延迟寄存器，连接至输出级电路，并且延迟寄存器可创建使能延迟以平衡多个流水线。

在一些实施例中，输出级电路接收外生延迟输入以平衡多个流水线。

在一些实施例中，该电路装置可进一步包括：多个流水线，在该电路装置内设置有物理元件以使物理元件的操作流水化，从而物理元件不同于第一乘法器、第二乘法器和加法器电路中的任何一个；以及延迟寄存器，平衡第三多个流水线。

在一些实施例中，重定时寄存器重定时输出级电路，使得单个加法器至少部分地基于由第一乘法器和第二乘法器计算的乘积值以及数据输入的值计算输出和，而不具有任何附加的加法器。

根据一个方面，一种流水化脉动有限脉冲响应(FIR)滤波器可包括输入级电路、FIR计算电路、输出级电路和多个流水线寄存器。输入级电路包括接收使能输入的输入寄存器。FIR计算电路包括脉动寄存器以及连接至脉动寄存器的乘法器。输出级电路包括计算输出和的加法器。多个流水线寄存器使FIR计算电路或加法器的部分操作流水化，从而流水化脉动FIR滤波器的每个流水线级都具有独立的使能寄存器而不扇出用于每个水平线级的使能输入。

在一些实施例中，该电路装置可进一步包括：多个延迟寄存器，设置在输入级电路和输出级电路之间，使得多个延迟寄存器在使能输入中创建等于多个流水线的深度的等待时间。

在一些实施例中，每个流水线级中的独立使能寄存器生成延迟使能信号以使能对应的流水线级。

如果期望的话，在脉动寄存器和多个流水线寄存器中，在不具有任何使能连接情况下操作一个或多个寄存器。

在一些实施例中，输出级电路通过重定时寄存器来重定时，以在不具有除加法器之外的任何附加加法器的情况下进行操作。

根据一个方面，一种用于操作流水化脉动有限脉冲响应(FIR) 滤波器的方法包括以下操作：在输入寄存器处接收数据输入信号和使能输入信号，其中输入寄存器生成延迟数据输入信号；将延迟数据输入信号传输至操作性地连接至输入寄存器的脉动寄存器，其中脉动寄存器在不具有任何使能连接的情况下进行操作；在乘法器处至少部分地基于来自脉动寄存器的脉动寄存器输出计算乘积值；以及在加法器处至少部分地基于乘积值生成输出和。

在一些实施例中，该方法进一步包括经由设置为与乘法器或加法器连接的多个流水线寄存器的流水线的操作、乘法器或加法器的操作。

应该理解，前面仅仅说明的本发明的原理，在不背离本发明的精神和范围的情况下，本领域技术人员可以进行各种修改。例如，本发明的各种元件可以以任何期望的数量和/或配置设置在PLD上。本领域技术人员应该理解，本发明可以通过除所描述的示例之外的实施例来实践，所描述的实施例仅仅是为了说明的目的而不用于限制，并且仅通过以下权利要求来限制本发明。

Claims (16)

1.一种电路装置，包括：

输入级电路，包括：

第一输入寄存器，用于接收数据输入并且由使能输入使能；以及

使能寄存器，被配置为接受所述使能输入并且生成用于所述电路装置的流控制的延迟使能信号；

中间级电路，耦合至所述输入级电路，包括：

第一脉动寄存器，耦合至所述输入级电路，与所述使能寄存器去耦，并且在所述电路装置的稳定状态下在不具有任何使能连接的情况下进行操作；

第二脉动寄存器，耦合至所述第一脉动寄存器和所述使能寄存器以接受所述延迟使能信号；以及

乘法器，与所述第一脉动寄存器和所述第二脉动寄存器串联耦合，其中所述乘法器被配置为基于所述数据输入生成乘积值；以及输出级电路，耦合至所述中间级电路并且包括至少部分地基于所述乘积值计算有限脉冲响应输出的加法器。

2.根据权利要求1所述的电路装置，其中所述乘法器被布置在所述输入级电路和所述第一脉动寄存器之间。

3.根据权利要求1所述的电路装置，其中所述第一脉动寄存器直接连接至第二输入寄存器，使得所述第一脉动寄存器可以与所述输入级电路成组。

4.根据权利要求1所述的电路装置，还包括：

组延迟寄存器，位于所述中间级电路和所述输出级电路之间，其中所述组延迟寄存器在不具有任何使能连接的情况下进行操作。

5.根据权利要求4所述的电路装置，还包括：

平衡延迟寄存器，用于延迟所述使能输入以平衡所述组延迟寄存器。

6.根据权利要求5所述的电路装置，其中所述组延迟寄存器耦合至所述输出级电路中的所述加法器，并且所述平衡延迟寄存器耦合至所述输出级电路中的输出寄存器。

7.一种电路装置，用于接收数据输入和使能输入并基于所述数据输入生成有限脉冲响应输出，所述电路装置包括：

输入级电路，包括：

输入寄存器，用于接收所述数据输入并且由使能输入使能；以及

使能寄存器，被配置为接受所述使能输入并且生成用于所述电路装置的流控制的延迟使能信号；

中间级电路，耦合至所述输入级电路，包括：

第一脉动寄存器，耦合至所述输入级电路，与所述使能寄存器去耦，并且在所述电路装置的稳定状态下在不具有任何使能连接的情况下进行操作；

第二脉动寄存器，耦合至所述第一脉动寄存器和所述使能寄存器以接受所述延迟使能信号；以及

第一乘法器，耦合至所述输入级电路；

第二乘法器，与所述第二脉动寄存器串联连接；以及

输出级电路，耦合至所述第一乘法器和所述第二乘法器，包括：

加法器电路；和

重定时寄存器，布置在所述第一乘法器和所述加法器电路之间以重定时所述输出级电路。

8.根据权利要求7所述的电路装置，还包括：

多个流水线寄存器，用于使所述第一乘法器和所述第二乘法器的操作组成流水线。

9.根据权利要求8所述的电路装置，其中所述使能寄存器被连接至所述重定时寄存器并且将所述延迟使能信号发送至所述重定时寄存器。

10.根据权利要求7所述的电路装置，还包括：

多个流水线寄存器，用于使所述加法器电路的操作组成流水线。

11.根据权利要求10所述的电路装置，还包括：

延迟寄存器，连接至所述输出级电路，其中所述延迟寄存器创建使能延迟信号以平衡所述多个流水线寄存器。

12.根据权利要求10所述的电路装置，其中所述输出级电路接收外生延迟输入以平衡所述多个流水线寄存器。

13.根据权利要求7所述的电路装置，还包括：

多个流水线寄存器，用于使在所述电路装置内设置的物理元件的操作组成流水线，其中所述物理元件不同于所述第一乘法器、所述第二乘法器和所述加法器电路；以及

延迟寄存器，用于平衡所述多个流水线寄存器。

14.一种流水线脉动有限脉冲响应FIR滤波器，包括：

输入级电路，包括：

输入寄存器，其中所述输入寄存器接收数据输入并且由使能信号使能；

第一使能寄存器，被配置为接受使能信号并且生成用于所述FIR滤波器的流控制的延迟使能信号；

FIR计算电路，包括：

第一脉动寄存器，耦合至所述输入级电路，与所述第一使能寄存器去耦，并且在所述流水线脉动有限脉冲响应FIR滤波器的稳定状态下在不具有任何使能连接的情况下进行操作；

第二脉动寄存器，耦合至所述第一脉动寄存器和所述第一使能寄存器以接受所述延迟使能信号；以及

乘法器，与所述第一脉动寄存器和所述第二脉动寄存器串联耦合，其中所述乘法器被配置为基于所述数据输入生成乘积值；

输出级电路，耦合至所述FIR计算电路，包括至少部分地基于所述乘积值计算输出和的加法器；以及

第二使能寄存器，用于接收来自所述第一使能寄存器的所述延迟使能信号。

15.根据权利要求14所述的流水线脉动有限脉冲响应FIR滤波器，还包括：

多个延迟寄存器，耦合在所述输入级电路和所述输出级电路之间，其中所述多个延迟寄存器创建所述使能信号的延迟，该延迟等于多个流水线寄存器引起的延迟。

16.根据权利要求15所述的流水线脉动有限脉冲响应FIR滤波器，其中在所述多个流水线寄存器中，在不具有任何使能连接的情况下操作一个或多个寄存器。