CN106027221A - 抵抗高阶差分功耗分析攻击的数据处理系统 - Google Patents

抵抗高阶差分功耗分析攻击的数据处理系统 Download PDF

Info

Publication number
CN106027221A
CN106027221A CN201610364340.1A CN201610364340A CN106027221A CN 106027221 A CN106027221 A CN 106027221A CN 201610364340 A CN201610364340 A CN 201610364340A CN 106027221 A CN106027221 A CN 106027221A
Authority
CN
China
Prior art keywords
module
input
xor gate
outfan
initial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610364340.1A
Other languages
English (en)
Other versions
CN106027221B (zh
Inventor
孙金龙
曾广旺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CHINA-VISION INTELLIGENT CARD READER Co.,Ltd.
Original Assignee
CHINA VISION MICROELECTRONIC Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CHINA VISION MICROELECTRONIC Co Ltd filed Critical CHINA VISION MICROELECTRONIC Co Ltd
Publication of CN106027221A publication Critical patent/CN106027221A/zh
Application granted granted Critical
Publication of CN106027221B publication Critical patent/CN106027221B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
    • H04L9/0618—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation
    • H04L9/0625—Block ciphers, i.e. encrypting groups of characters of a plain text message using fixed encryption transformation with splitting of the data block into left and right halves, e.g. Feistel based algorithms, DES, FEAL, IDEA or KASUMI
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/002—Countermeasures against attacks on cryptographic mechanisms
    • H04L9/003—Countermeasures against attacks on cryptographic mechanisms for power analysis, e.g. differential power analysis [DPA] or simple power analysis [SPA]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
    • H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
    • H04L9/0869—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving random numbers or seeds

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Regulating Braking Force (AREA)
  • Storage Device Security (AREA)

Abstract

本发明公开了一种抵抗高阶差分功耗分析攻击的数据处理系统，该数据处理系统包括：初始化装置，用于根据随机数对初始S盒数据进行修正，以产生至少两个修正后的S盒数据；ROM，用于存储初始S盒数据及修正后的S盒数据。实施本发明的技术方案，在不增大芯片面积的前提下，使得S盒的安全性大大增强，从而保证了整个数据处理系统的安全性。

Description

抵抗高阶差分功耗分析攻击的数据处理系统
技术领域
本发明涉及通讯技术领域，尤其涉及一种抵抗高阶差分功耗分析攻击的数据处理系统。
背景技术
随着网络技术的进步，电子商务、电子政务、网上银行等业务得到广泛开展，智能卡具有良好的安全特性，同时具有便于携带、使用方便等特点，这使得它在金融、社保、交通等领域扮演着非常重要角色。但由于网络的开放性，这些新兴业务更容易受到攻击。随着研究的不断深入，针对智能卡的侧信道攻击被认为是最危险的一种攻击方法。侧信道攻击可以利用智能卡的电力消耗、执行时间、故障时的输出与输入行为、辐射、电力尖峰情形等信息来攻击智能卡，最终得到用户的密钥。在各种各样的侧信道攻击中，差分功耗分析攻击是最有效的攻击方法之一。由于智能卡芯片在执行不同的指令进行各种运算时，它的功耗也会有相应的变化，差分功耗分析攻击根据数据和功耗之间的关联性，还原出密钥，进而达到攻击的效果。
DES算法为密码体制中的对称密码，是1972年美国IBM公司研制的对称密码体制加密算法。其明文按64位进行分组，密钥长64位，密钥事实上是56位参与DES运算(第8、16、24、32、40、48、56、64位是校验位，使得每个密钥都有奇数个1)，分组后的明文和56位的密钥按位替代或交换的方法形成密文的加密方法。该算法采用Feistel结构，加密解密算法流程除了轮密钥使用顺序之外，其他基本一致。这种结构在能够在在硬件中高速实现，具有很好的应用前景。
现有的DES算法中S盒的输入是6比特的数据，输出是4比特数据，一般都是采用查表方法来实现。当硬件仅仅实现了一个完整的S盒时，由于在加解密过程中寄存器的翻转会泄露功耗信息，从而导致了其无法抵抗相关功耗攻击。当硬件在实现过程中加入了一般的掩码操作，并且对S盒进行了固定掩码处理，则其能够抵抗一阶差分功耗分析。但当进行多个点联合分析时，这种固定掩码操作则所产生的功耗还是会泄露密钥信息，从而使得数据处理的安全性较低。
发明内容
本发明要解决的技术问题在于，针对现有技术的上述数据处理的安全性较低的缺陷，提供一种抵抗高阶差分功耗分析攻击的数据处理系统，提高数据处理的安全性。
本发明解决其技术问题所采用的技术方案是：构造一种抵抗高阶差分功耗分析攻击的数据处理系统，包括：
初始化装置，用于根据随机数对初始S盒数据进行修正，以产生至少两个修正后的S盒数据；
ROM，用于存储初始S盒数据及修正后的S盒数据。
优选地，所述初始化装置包括六个分别用于产生不同修正后的S盒数据的六个修正模块。
优选地，第一修正模块包括：第一初始S盒模块、第一异或门、第一P逆置换模块和S1盒模块，其中，
所述第一初始S盒模块的输入端为所述S1盒模块的输入端；
所述第一初始S盒模块的输出端连接所述第一异或门的第一输入端，所述第一P逆置换模块的输入端输入第一随机数，所述第一P逆置换模块的输出端连接所述第一异或门的第二输入端，所述第一异或门的输出端为所述S1盒模块的输出端。
优选地，第二修正模块包括：第二初始S盒模块、第二异或门、第三异或门、第二扩展模块、第二P逆置换模块和S2盒模块，其中，
所述第二初始S盒模块的输入端连接所述第二异或门的第一输入端，所述第二扩展模块的输入端输入第一随机数，所述第二扩展模块的输出端连接所述第二异或门的第二输入端，所述第二异或门的输出端为所述S2盒模块的输入端；
所述第二P逆置换模块的输入端输入第二随机数，所述第二P逆置换模块的输出端连接所述第三异或门的第一输入端，所述第二初始S盒模块的输出端连接所述第三异或门的第二输入端，所述第三异或门的输出端为所述S2盒模块的输出端。
优选地，第三修正模块包括：第三初始S盒模块、第四异或门、第五异或门、第六异或门、第三扩展模块、第三P逆置换模块和S3盒模块，其中，
所述第三初始S盒模块的输入端连接所述第四异或门的第一输入端，所述第三扩展模块的输入端输入第二随机数，所述第三扩展模块的输出端连接所述第四异或门的第二输入端，所述第四异或门的输出端为所述S3盒模块的输入端；
所述第五异或门的第一输入端输入第一随机数，所述第五异或门的第二输入端输入第二随机数，所述第五异或门的输出端连接所述第三P逆置换模块的输入端，所述第三P逆置换模块的输出端连接所述第六异或门的第一输入端，所述第六异或门的第二输入端连接所述第三初始S盒模块的输出端，所述第六异或门的输出端为所述S3盒模块的输出端。
优选地，第四修正模块包括：第四初始S盒模块、第七异或门、第四P逆置换模块和S4盒模块，其中，
所述第四初始S盒模块的输入端为所述S4盒模块的输入端；
所述第四初始S盒模块的输出端连接所述第七异或门的第一输入端，所述第四P逆置换模块的输入端输入第三随机数，所述第四P逆置换模块的输出端连接所述第七异或门的第二输入端，所述第七异或门的输出端为所述S4盒模块的输出端。
优选地，第五修正模块包括：第五初始S盒模块、第八异或门、第九异或门、第五扩展模块、第五P逆置换模块和S5盒模块，其中，
所述第五初始S盒模块的输入端连接所述第八异或门的第一输入端，所述第五扩展模块的输入端输入第三随机数，所述第五扩展模块的输出端连接所述第八异或门的第二输入端，所述第八异或门的输出端为所述S5盒模块的输入端；
所述第五P逆置换模块的输入端输入第二随机数，所述第五P逆置换模块的输出端连接所述第九异或门的第一输入端，所述第五初始S盒模块的输出端连接所述第九异或门的第二输入端，所述第九异或门的输出端为所述S5盒模块的输出端。
优选地，第六修正模块包括：第六初始S盒模块、第十异或门、第十一异或门、第十二异或门、第六扩展模块、第六P逆置换模块和S6盒模块，其中，
所述第六初始S盒模块的输入端连接所述第十异或门的第一输入端，所述第六扩展模块的输入端输入第二随机数，所述第六扩展模块的输出端连接所述第十异或门的第二输入端，所述第十异或门的输出端为所述S6盒模块的输入端；
所述第十一异或门的第一输入端输入第一随机数，所述第十一异或门的第二输入端输入第三随机数，所述第十一异或门的输出端连接所述第六P逆置换模块的输入端，所述第六P逆置换模块的输出端连接所述第十二异或门的第一输入端，所述第十二异或门的第二输入端连接所述第六初始S盒模块的输出端，所述第十二异或门的输出端为所述S6盒模块的输出端。
优选地，还包括：
轮运算模块，用于分别进行16轮的轮运算；
控制逻辑模块，用于在控制所述轮运算模块进行每一轮的轮运算时，根据输入的随机数，判断是否加入错误的轮运算，其中，所述轮运算模块在进行错误的轮运算时，输入数据为随机数。
优选地，所述控制逻辑模块，还用于在控制所述轮运算模块进行每一轮的轮运算时，根据输入的随机数，判断是否将所进行的轮运算暂停预设时间。
实施本发明的技术方案，在进行数据处理前，根据随机数对初始S盒数据进行修正，以产生至少两个修正后的S盒数据，这样可使得在进行数据处理时，每一轮S盒的运算不同。这种实现方式在不增大芯片面积的前提下，使得S盒的安全性大大增强，从而保证了整个数据处理系统的安全性。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1是本发明抵抗高阶差分功耗分析攻击的数据处理系统实施例一的逻辑结构图；
图2是图1中初始化装置的第一修正模块实施例一的逻辑结构图；
图3是图1中初始化装置的第二修正模块实施例一的逻辑结构图；
图4是图1中初始化装置的第三修正模块实施例一的逻辑结构图；
图5是图1中初始化装置的第四修正模块实施例一的逻辑结构图；
图6是图1中初始化装置的第五修正模块实施例一的逻辑结构图；
图7是图1中初始化装置的第六修正模块实施例一的逻辑结构图；
图8是本发明抵抗高阶差分功耗分析攻击的数据处理系统实施例二的逻辑结构图；
图9是图8中轮运算模块实施例一的逻辑结构图。
具体实施方式
图1是本发明抵抗高阶差分功耗分析攻击的数据处理系统实施例一的逻辑结构图，该数据处理系统包括初始化装置10和ROM 20，其中，初始化装置10用于根据随机数对初始S盒数据进行修正，以产生至少两个修正后的S盒数据；ROM20用于存储初始S盒数据及修正后的S盒数据。在该实施例的数据处理系统中，初始S盒数据存储在ROM的固定位置，每次DES运算之前根据随机数，对初始S盒数据进行扩展，得到至少两个修正后的S盒数据，这些修正后的S盒数据也存储于同一个单口ROM中，例如，所选取的单口ROM的宽度为4比特，深度为9比特。其中深度的高3比特表示S盒的类型，低6比特表示S盒的输入数据。在进行数据处理时，根据不同的随机数，每一轮S盒的运算顺序以及调用的S盒均不一致，这种实现方式在不增大芯片面积的前提下，使得S盒的安全性大大增强，从而保证了整个数据处理系统的安全性。
优选地，所选择的随机数例如为三个不同的32比特的随机数X1,X2,X3。初始化装置包括六个修正模块，该六个修正模块分别用于产生六个修正后的S盒数据，该6个S盒在使用过程中按照一定顺序执行。
结合图2所示的第一修正模块，该第一修正模块用于产生S1盒模块的数据，该S1盒适用于算法的第1、6、11、12轮。该实施例的第一修正模块包括：第一初始S盒模块111、第一异或门112、第一P逆置换模块113和S1盒模块114。其中，第一初始S盒模块111的输入端为S1盒模块114的输入端。第一初始S盒模块111的输出端连接第一异或门112的第一输入端，第一P逆置换模块113的输入端输入第一随机数X1，第一P逆置换模块113的输出端连接第一异或门112的第二输入端，第一异或门112的输出端为S1盒模块114的输出端。
结合图3所示的第二修正模块，该第二修正模块用于产生S2盒模块的数据，该S2盒适用于算法的第2、5、10、13轮。该实施例的第二修正模块包括：第二初始S盒模块121、第二异或门122、第三异或门123、第二扩展模块124、第二P逆置换模块125和S2盒模块126。其中，第二初始S盒模块121的输入端连接第二异或门122的第一输入端，第二扩展模块124的输入端输入第一随机数X1，第二扩展模块124的输出端连接第二异或门122的第二输入端，第二异或门122的输出端为S2盒模块的输入端。第二P逆置换模块125的输入端输入第二随机数X2，第二P逆置换模块125的输出端连接第三异或门123的第一输入端，第二初始S盒模块121的输出端连接第三异或门123的第二输入端，第三异或门123的输出端为S2盒模块126的输出端。
结合图4所示的第三修正模块，该第三修正模块用于产生S3盒模块的数据，该S3盒适用于算法的第3、4轮。该实施例的第三修正模块包括：第三初始S盒模块131、第四异或门132、第五异或门133、第六异或门134、第三扩展模块135、第三P逆置换模块136和S3盒模块137。其中，第三初始S盒模块131的输入端连接第四异或门132的第一输入端，第三扩展模块135的输入端输入第二随机数X2，第三扩展模块135的输出端连接第四异或门132的第二输入端，第四异或门132的输出端为S3盒模块137的输入端。第五异或门133的第一输入端输入第一随机数X1，第五异或门133的第二输入端输入第二随机数X2，第五异或门133的输出端连接第三P逆置换模块136的输入端，第三P逆置换模块136的输出端连接第六异或门134的第一输入端，第六异或门134的第二输入端连接第三初始S盒模块131的输出端，第六异或门134的输出端为S3盒模块137的输出端。
结合图5所示的第四修正模块，该第四修正模块用于产生S4盒模块的数据，该S4盒适用于算法的第7、16轮。该实施例的第四修正模块包括：第四初始S盒模块141、第七异或门142、第四P逆置换模块143和S4盒模块144。其中，第四初始S盒模块141的输入端为S4盒模块144的输入端。第四初始S盒模块141的输出端连接第七异或门142的第一输入端，第四P逆置换模块143的输入端输入第三随机数X3，第四P逆置换模块143的输出端连接第七异或门142的第二输入端，第七异或门143的输出端为S4盒模块144的输出端。
结合图6所示的第五修正模块，该第五修正模块用于产生S5盒模块的数据，该S5盒适用于算法的第8、15轮。该实施例的第五修正模块包括：第五初始S盒模块151、第八异或门152、第九异或门153、第五扩展模块154、第五P逆置换模块155和S5盒模块156。其中，第五初始S盒模块151的输入端连接第八异或门152的第一输入端，第五扩展模块154的输入端输入第三随机数X3，第五扩展模块154的输出端连接第八异或门152的第二输入端，第八异或门152的输出端为S5盒模块156的输入端。第五P逆置换模块155的输入端输入第二随机数X2，第五P逆置换模块155的输出端连接第九异或门153的第一输入端，第五初始S盒模块151的输出端连接第九异或门153的第二输入端，第九异或门153的输出端为S5盒模块156的输出端。
结合图7所示的第六修正模块，该第六修正模块用于产生S6盒模块的数据，该S6盒适用于算法的第9、14轮。该实施例的第六修正模块包括：第六初始S盒模块161、第十异或门162、第十一异或门163、第十二异或门164、第六扩展模块165、第六P逆置换模块166和S6盒模块167。其中，第六初始S盒模块161的输入端连接第十异或门162的第一输入端，第六扩展模块165的输入端输入第二随机数X2，第六扩展模块165的输出端连接第十异或门162的第二输入端，第十异或门162的输出端为S6盒模块167的输入端。第十一异或门163的第一输入端输入第一随机数X1，第十一异或门163的第二输入端输入第三随机数X3，第十一异或门163的输出端连接第六P逆置换模块166的输入端，第六P逆置换模块166的输出端连接第十二异或门164的第一输入端，第十二异或门164的第二输入端连接第六初始S盒模块161的输出端，第十二异或门164的输出端为S6盒模块167的输出端。
在上述实施例中，初始S盒模块是原始DES算法中“6进4出”的S盒模块；P逆置换模块为在DES轮运算过程中的P置换的逆置换模块，将一个32比特的数据置换为32比特的数据；扩展模块为DES轮加解密运算中的数据扩展模块，将一个32比特的数据扩展成48比特的数据。这些修正后的S盒(S1、S2、S3、S4、S5、S6)储存在ROM中，其最高3比特数据代表了修正S盒的类型。
在上述实施例中，需说明的是，在各个修正模块中，扩展模块和P逆置换模块均按照DES算法的标准来实现，在此不做赘述。
图8是本发明抵抗高阶差分功耗分析攻击的数据处理系统实施例二的逻辑结构图，该实施例的数据处理系统相比图1所示的实施例，还包括控制逻辑模块30和轮运算模块40。其中，轮运算模块40用于分别进行16轮的轮运算。控制逻辑模块30用于在控制轮运算模块40进行每一轮的轮运算时，根据输入的随机数，判断是否加入错误的轮运算，其中，所述轮运算模块在进行错误的轮运算时，输入数据为随机数。具体例如，根据输入的随机数，首先产生一个16比特随机数，这个随机数在每次进行真实的轮运算的时候进行循环左移一位。每一轮运算开始时，判断其当前最低有效位是否为1。如果为1，则加入错误的轮运算。否则就不加入错误的轮运算。
优选地，控制逻辑模块30还用于在控制轮运算模块40进行每一轮的轮运算时，根据输入的随机数，判断是否将所进行的轮运算暂停预设时间。具体例如，根据输入的随机数，首先产生一个16比特随机数，这个随机数在每次进行真实的轮运算的时候进行循环左移一位。每一轮运算开始时，判断其当前最低有效位是否为1。如果为1，则加入跳转轮运算。否则就不加入跳转轮运算，使得整个数据处理处于暂停状态。
在上述实施例中，由于利用错误的轮运算和/或跳转轮运算，使的攻击者无法判数据处理过程中正确的轮运算的位置，从而大大加强了整个处理系统的安全性。
下面结合图9具体说明轮运算模块的逻辑结构，在该实施例中，根据DES算法的流程，我们把需要加解密的数据分两部分：第一掩码数据和第二掩码数据，每一部分均为32比特，且其掩码分别为第一掩码和第二掩码。每次轮运算进行完毕之后，轮运算的输出结果包括：第三掩码数据和第四掩码数据，其掩码分别为第三掩码和第四掩码。第三掩码数据和第四掩码数据作为下一轮运算的输入值，即更新对应的第一掩码数据、第二掩码数据、第一掩码和第二掩码。
关于轮密钥生成模块41，该模块是DES运算中轮密钥的生成模块，根据输入的不同的运行轮数，会输出该轮运算所需要的密钥。该模块按照DES的密钥生成步骤进行。其根据输入的第六数据(轮数)，对输入的第五掩码数据(带掩码的密钥)和第五掩码(掩码)进行数据处理。其中输入的第五掩码数据和第五掩码均为64比特，第六数据为4比特。最终输出48比特的第七掩码数据(带掩码的轮密钥)和48比特的第七掩码(轮密钥掩码)。
关于数据扩展模块42，该模块调用两次DES算法中的E扩展模块，将输入的32比特的第二掩码数据和第二掩码扩展到48比特。经过扩展运算后的两个数据分别和由轮密钥生成模块41产生的第七数掩码据以及第七掩码进行异或运算。
随机数X1,X2,X3同时在初始化装置中用于产生修正的S盒数据。
关于新随机数，需说明的是，新随机数是由模块输入的随机数每轮进行循环左移3比特而得到(也就是说是由第一掩码和第二掩码组成的64比特数据循环左移3比特得到)。64比特的新随机数分成高32比特和低32比特，分别作用与相对于的数据，并且成为第三掩码和第四掩码。
关于S盒代替模块43，需说明的是，首先将通过数据扩展模块42扩展后的数据分成8个6比特的数据组，然后，加入随机数X1,X2,X3(可能需要进行数据扩展运算，具体操作方案按照对应的修正S盒来进行)，再除去旧的随机数，依次调用修正的S盒模块。
关于P置换模块44，需说明的是，首先，将S盒代替模块43所产生的8个4比特掩码数据重新组合成一个32比特掩码数据，并且进行置换运算，得到新的32比特掩码数据。
将上述得到的32比特的掩码数据分别和第一掩码数据，第一掩码进行异或操作，同时与新的32比特随机数和由X1,X2,X3扩展得到的数据进行异或操作，最后再将两者进行异或操作得到第四掩码数据。
第二掩码数据先和新的随机数进行异或运算，达到加入新随机数的目的，再和第二掩码进行异或达到去除旧随机数的目的，产生第三掩码数据。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (10)

1.一种抵抗高阶差分功耗分析攻击的数据处理系统，其特征在于，包括：
初始化装置，用于根据随机数对初始S盒数据进行修正，以产生至少两个修正后的S盒数据；
ROM，用于存储初始S盒数据及修正后的S盒数据。
2.根据权利要求1所述的数据处理系统，其特征在于，所述初始化装置包括六个分别用于产生不同修正后的S盒数据的六个修正模块。
3.根据权利要求2所述的数据处理系统，其特征在于，第一修正模块包括：第一初始S盒模块、第一异或门、第一P逆置换模块和S1盒模块，其中，
所述第一初始S盒模块的输入端为所述S1盒模块的输入端；
所述第一初始S盒模块的输出端连接所述第一异或门的第一输入端，所述第一P逆置换模块的输入端输入第一随机数，所述第一P逆置换模块的输出端连接所述第一异或门的第二输入端，所述第一异或门的输出端为所述S1盒模块的输出端。
4.根据权利要求2所述的数据处理系统，其特征在于，第二修正模块包括：第二初始S盒模块、第二异或门、第三异或门、第二扩展模块、第二P逆置换模块和S2盒模块，其中，
所述第二初始S盒模块的输入端连接所述第二异或门的第一输入端，所述第二扩展模块的输入端输入第一随机数，所述第二扩展模块的输出端连接所述第二异或门的第二输入端，所述第二异或门的输出端为所述S2盒模块的输入端；
所述第二P逆置换模块的输入端输入第二随机数，所述第二P逆置换模 块的输出端连接所述第三异或门的第一输入端，所述第二初始S盒模块的输出端连接所述第三异或门的第二输入端，所述第三异或门的输出端为所述S2盒模块的输出端。
5.根据权利要求2所述的数据处理系统，其特征在于，第三修正模块包括：第三初始S盒模块、第四异或门、第五异或门、第六异或门、第三扩展模块、第三P逆置换模块和S3盒模块，其中，
所述第三初始S盒模块的输入端连接所述第四异或门的第一输入端，所述第三扩展模块的输入端输入第二随机数，所述第三扩展模块的输出端连接所述第四异或门的第二输入端，所述第四异或门的输出端为所述S3盒模块的输入端；
所述第五异或门的第一输入端输入第一随机数，所述第五异或门的第二输入端输入第二随机数，所述第五异或门的输出端连接所述第三P逆置换模块的输入端，所述第三P逆置换模块的输出端连接所述第六异或门的第一输入端，所述第六异或门的第二输入端连接所述第三初始S盒模块的输出端，所述第六异或门的输出端为所述S3盒模块的输出端。
6.根据权利要求2所述的数据处理系统，其特征在于，第四修正模块包括：第四初始S盒模块、第七异或门、第四P逆置换模块和S4盒模块，其中，
所述第四初始S盒模块的输入端为所述S4盒模块的输入端；
所述第四初始S盒模块的输出端连接所述第七异或门的第一输入端，所述第四P逆置换模块的输入端输入第三随机数，所述第四P逆置换模块的输出端连接所述第七异或门的第二输入端，所述第七异或门的输出端为所述S4盒模块的输出端。
7.根据权利要求2所述的数据处理系统，其特征在于，第五修正模块包 括：第五初始S盒模块、第八异或门、第九异或门、第五扩展模块、第五P逆置换模块和S5盒模块，其中，
所述第五初始S盒模块的输入端连接所述第八异或门的第一输入端，所述第五扩展模块的输入端输入第三随机数，所述第五扩展模块的输出端连接所述第八异或门的第二输入端，所述第八异或门的输出端为所述S5盒模块的输入端；
所述第五P逆置换模块的输入端输入第二随机数，所述第五P逆置换模块的输出端连接所述第九异或门的第一输入端，所述第五初始S盒模块的输出端连接所述第九异或门的第二输入端，所述第九异或门的输出端为所述S5盒模块的输出端。
8.根据权利要求2所述的数据处理系统，其特征在于，第六修正模块包括：第六初始S盒模块、第十异或门、第十一异或门、第十二异或门、第六扩展模块、第六P逆置换模块和S6盒模块，其中，
所述第六初始S盒模块的输入端连接所述第十异或门的第一输入端，所述第六扩展模块的输入端输入第二随机数，所述第六扩展模块的输出端连接所述第十异或门的第二输入端，所述第十异或门的输出端为所述S6盒模块的输入端；
所述第十一异或门的第一输入端输入第一随机数，所述第十一异或门的第二输入端输入第三随机数，所述第十一异或门的输出端连接所述第六P逆置换模块的输入端，所述第六P逆置换模块的输出端连接所述第十二异或门的第一输入端，所述第十二异或门的第二输入端连接所述第六初始S盒模块的输出端，所述第十二异或门的输出端为所述S6盒模块的输出端。
9.根据权利要求1-8任一项所述的数据处理系统，其特征在于，还包括：
轮运算模块，用于分别进行16轮的轮运算；
控制逻辑模块，用于在控制所述轮运算模块进行每一轮的轮运算时，根据输入的随机数，判断是否加入错误的轮运算，其中，所述轮运算模块在进行错误的轮运算时，输入数据为随机数。
10.根据权利要求9所述的数据处理系统，其特征在于，
所述控制逻辑模块，还用于在控制所述轮运算模块进行每一轮的轮运算时，根据输入的随机数，判断是否将所进行的轮运算暂停预设时间。
CN201610364340.1A 2015-09-29 2016-05-26 抵抗高阶差分功耗分析攻击的数据处理系统 Active CN106027221B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN2015207630149 2015-09-29
CN201520763014 2015-09-29

Publications (2)

Publication Number Publication Date
CN106027221A true CN106027221A (zh) 2016-10-12
CN106027221B CN106027221B (zh) 2019-04-19

Family

ID=57091301

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610364340.1A Active CN106027221B (zh) 2015-09-29 2016-05-26 抵抗高阶差分功耗分析攻击的数据处理系统

Country Status (1)

Country Link
CN (1) CN106027221B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108123791A (zh) * 2017-12-26 2018-06-05 衡阳师范学院 一种轻量级分组密码scs的实现方法与装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7801298B2 (en) * 2004-12-20 2010-09-21 Infineon Technologies Ag Apparatus and method for detecting a potential attack on a cryptographic calculation
CN103905462A (zh) * 2014-04-16 2014-07-02 深圳国微技术有限公司 可抵御差分功耗分析攻击的加密处理装置及方法
CN103916235A (zh) * 2012-12-28 2014-07-09 北京中电华大电子设计有限责任公司 随机插入伪轮运算对的抗功耗攻击方法
CN104639502A (zh) * 2013-11-08 2015-05-20 国家电网公司 一种sm4算法抗能量攻击的掩码方法及装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7801298B2 (en) * 2004-12-20 2010-09-21 Infineon Technologies Ag Apparatus and method for detecting a potential attack on a cryptographic calculation
CN103916235A (zh) * 2012-12-28 2014-07-09 北京中电华大电子设计有限责任公司 随机插入伪轮运算对的抗功耗攻击方法
CN104639502A (zh) * 2013-11-08 2015-05-20 国家电网公司 一种sm4算法抗能量攻击的掩码方法及装置
CN103905462A (zh) * 2014-04-16 2014-07-02 深圳国微技术有限公司 可抵御差分功耗分析攻击的加密处理装置及方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
曾永红,叶旭鸣: "抗差分功耗分析攻击的AES S盒电路设计", 《计算机工程》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108123791A (zh) * 2017-12-26 2018-06-05 衡阳师范学院 一种轻量级分组密码scs的实现方法与装置
CN108123791B (zh) * 2017-12-26 2019-03-08 衡阳师范学院 一种轻量级分组密码scs的实现方法与装置

Also Published As

Publication number Publication date
CN106027221B (zh) 2019-04-19

Similar Documents

Publication Publication Date Title
CN103905462B (zh) 可抵御差分功耗分析攻击的加密处理装置及方法
CN107070630B (zh) 一种aes算法的快速安全硬件结构
CN109787743B (zh) 一种基于矩阵运算的可验证的全同态加密方法
CN108809626A (zh) 一种白盒sm4密码算法方案与系统
Liu et al. STP models of optimal differential and linear trail for S-box based ciphers
CN107769910A (zh) 一种基于Latch PUF的抗边信道攻击DES防护方法及电路
CN102571331A (zh) 一种用于防御能量分析攻击的密码算法实现保护方法
CN104410490B (zh) 非线性挤压保护密码s盒的方法
Vimalathithan et al. Cryptanalysis of simplified-DES using computational intelligence
CN107204841B (zh) 一种抵御差分功耗攻击的分组密码多s盒实现的方法
CN103873229B (zh) KLEIN加密AVR环境下抗timing和cache边信道攻击的快速保护方法
Shi et al. Collision attacks against AEZ-PRF for authenticated encryption AEZ
Zhang et al. Integral cryptanalysis on Simeck
CN106027221A (zh) 抵抗高阶差分功耗分析攻击的数据处理系统
CN106059746B (zh) 一种抗任意阶侧信道攻击的掩码防护方法及系统
Vaudenay et al. Can Caesar Beat Galois? Robustness of CAESAR Candidates Against Nonce Reusing and High Data Complexity Attacks
CN109039590A (zh) 存储器、电子设备及其防止侧信道攻击的加解密方法
CN101848078A (zh) 一种密钥流序列扰动方法及加密方法
CN108650072A (zh) 一种支持多种对称密码算法芯片及其抗攻击电路实现方法
Lin et al. A new Feistel-type white-box encryption scheme
CN101848079B (zh) 一种面向字、带记忆的序列扰动方法及加密方法
Li et al. Automatic preimage attack framework on Ascon using a linearize-and-guess approach
Gao et al. Methods of differential fault attack on LBlock with analysis of probability
Feng et al. Fault analysis on a new block cipher DBlock with at most two fault injections
CN105553644A (zh) 32比特分组长度的轻量级加密解密方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20200915

Address after: 518000, Shenzhen, Guangdong, Futian District Futian street, China Road, excellent Merlin Center Plaza (North District) 4, 1205

Patentee after: CHINA-VISION INTELLIGENT CARD READER Co.,Ltd.

Address before: 518000, Shenzhen, Guangdong, Futian District Futian street, China Road, excellent Merlin Center Plaza (North District) 4, 1206

Patentee before: CHINA VISION MICROELECTRONIC Co.,Ltd.

TR01 Transfer of patent right