CN106020738A - 一种模块化机载存储器读写装置 - Google Patents

一种模块化机载存储器读写装置 Download PDF

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Abstract

本发明公开了一种模块化机载存储器读写装置，包括处理器核心控制模块FPGA、存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块，处理器核心控制模块FPGA分别与存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块相连，通过UART串口通信接口模块实现对处理器核心控制模块FPGA发送指令以及数据交互，处理器核心控制模块FPGA通过存储器连接器模块与目标存储器相连。本发明采用方便拆卸和安装的存储器连接器模块部分，适应各种封装的存储器，采用模块化设计，分离处理器与目标存储器，有助于二次开发，有效扩大了使用范围。

Description

一种模块化机载存储器读写装置
技术领域
本发明涉及一种存储读写装置，具体的说是一种模块化机载存储器读写装置。
背景技术
在现在的航空电子产品中，EPROM、EEPROM、FLASH等存储器都有十分广泛的运用，主要用于存储控制器的程序代码及数据，所以灵活的对存储器进行读写操作也是航电产品开发和修理中必须要解决的问题。现有的存储器编程器一般采用与计算机通过USB调试器连接的形式，用户通过使用事先安装在计算机上的应用程序来读写存储器上的程序，在批量编程的应用中有很大的优势。但是由于在航电修理行业中涉及的存储器种类及其繁多，其中更有很多因为年代久远早已处于停产状态，而且这些存储器件均是少量的读写操作，此时普通编程器难以全面涉及，不能很好胜任存储器的读写工作。
发明内容
为了解决上述技术问题，本发明提供一种模块化机载存储器读写装置。
本发明解决其技术问题采用以下技术方案来实现：
一种模块化机载存储器读写装置，包括处理器核心控制模块FPGA、存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块，所述处理器核心控制模块FPGA分别与存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块相连，通过UART串口通信接口模块实现对处理器核心控制模块FPGA发送指令以及数据交互，处理器核心控制模块FPGA通过存储器连接器模块与目标存储器相连，安装拆卸十分方便；指示灯模块用于I/O数字信号输出显示，可以为开发人员在调试过程中可能出现的问题提供判断，也可指示在操作过程中系统所处的状态；电源模块为处理器核心控制模块FPGA提供各种电压，具体包括有3.3V、2.5V和1.2V，使用LMS1117系列芯片对5V电压进行转换得到相应电源，电源模块包括VCCIO接口、VCCA接口、VCCINT接口。
本发明的处理器核心控制模块FPGA主要完成对存储器操作时序以及响应用户命令而进行相应操作的功能，处理器核心控制模块FPGA由一块FPGA作为核心嵌入式处理器，针对不同种类的存储器提前设计其读、写、擦除时序。
存储器连接器模块是用于适应不同类型存储器的封装而制作成的多块电路板，一侧通过统一的存储器连接器模块与处理器核心控制模块FPGA连接，另一侧则是根据不同封装制作的存储器夹具，用于固定和连接目标存储器。
所述处理器核心控制模块FPGA包括复位电路、时钟电路、JTAG调试电路、JTAG接口电路和CONFIG配置电路模块，所述复位电路、时钟电路为处理器核心控制模块FPGA提供工作时必须的复位、时钟信号，JTAG调试电路、JTAG接口电路和CONFIG配置电路模块针对处理器核心控制模块FPGA的程序的调试和固化，JTAG调试电路、JTAG接口电路和CONFIG配置电路模块需要将存储器的操作时序、与上位机串口通信等程序通过该口下载到处理器中。
所述处理器核心控制模块FPGA的U1A模块的1脚、2脚、3脚、4脚、7脚、10脚、11脚分别对应与存储器连接器模块的J9模块的A15脚、A16脚、A17脚、A18脚、B19脚、B20脚、B21脚相连。
所述处理器核心控制模块FPGA的U1B模块的28脚、30脚、31脚、32脚、33脚、34脚分别对应与存储器连接器模块的J9模块的B22脚B15脚、B16脚、B17脚、B18脚、A20脚相连。
处理器核心控制模块FPGA的U1C模块的38脚、39脚、42脚分别对应与存储器连接器模块的J9模块的A21脚、A22脚、A23脚相连，处理器核心控制模块FPGA的U1C模块的43脚、44脚、46脚、49脚、50脚、51脚分别对应与存储器连接器模块的J9模块的B6脚、A8脚、A24脚、B14脚、B13脚、A6脚相连。
处理器核心控制模块FPGA的U1D模块的54脚、55脚、58脚、59脚、60脚、64脚、65脚、66脚、67脚、68脚、69脚、70脚、71脚、72脚分别对应与存储器连接器模块的J9模块的A13脚、B12脚、A12脚、B11脚、A11脚、B10脚、A10脚、B9脚、B4脚、A4脚、B3脚、A3脚、B2脚、A2脚相连。
处理器核心控制模块FPGA的U1E模块的73脚、74脚、75脚分别对应与存储器连接器模块的J9模块的B1脚、A1脚、B24脚相连，处理器核心控制模块FPGA的U1E模块的76脚、80脚、83脚、84脚、85脚、86脚、87脚分别对应与存储器连接器模块的J8模块的26脚、29脚、30脚、31脚、32脚、33脚、34脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与UART串口通信接口模块的U8模块的12脚、11脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与存储器连接器模块的J8模块的27脚、28脚相连。处理器核心控制模块FPGA的U1F模块的98脚、99脚、100脚、101脚、103脚、104脚分别对应与存储器连接器模块的J8模块的35脚、36脚、37脚、38脚、39脚、40脚相连，处理器核心控制模块FPGA的U1F模块的105脚、106脚分别对应与接插件接口模块相连。处理器核心控制模块FPGA的U1G模块的110脚、111脚、112脚、113脚、114脚、115脚、119脚、120脚、121脚、124脚、125脚、126脚、127脚分别对应与接插件接口模块相连。处理器核心控制模块FPGA的U1H模块的128脚、129脚、132脚、133脚分别对应与接插件接口模块相连，处理器核心控制模块FPGA的U1H模块的135脚、136脚、137脚、138脚、141脚、142脚、143脚、144脚分别对应与指示灯模块相连。处理器核心控制模块FPGA的U1I模块的24脚、23脚分别对应与复位电路、时钟电路相连，处理器核心控制模块FPGA的U1J模块的9脚串接有第八电阻R8后与指示灯模块相连。
处理器核心控制模块FPGA的U1J模块的14脚、92脚、12脚、21脚与JTAG接口电路相连，处理器核心控制模块FPGA的U1J模块的97脚、94脚接地，处理器核心控制模块FPGA的U1J模块的96脚与电源模块相连，处理器核心控制模块FPGA的U1J模块的18脚、16脚、20脚、15脚分别对应与JTAG调试电路相连。
处理器核心控制模块FPGA的U1L模块的19脚、27脚、41脚、48脚、57脚、63脚、82脚、95脚、118脚、123脚、131脚、140脚、145脚均接地，处理器核心控制模块FPGA的CONFIG配置电路模块与电源模块相连。
处理器核心控制模块FPGA的U1M模块的35脚、107脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1M模块的37脚、109脚与CONFIG配置电路模块相连，处理器核心控制模块FPGA的U1M模块的36脚、108脚分别对应串接有第二电感线圈、第三电感线圈后接地。
处理器核心控制模块FPGA的U1K模块的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1K模块的5脚、29脚、45脚、61脚、78脚、102脚、116脚、134脚接入到电源模块的VCCINT接口上。
时钟电路包括第一电感线圈、第一电容、第二电容、第二芯片模块，所述第一电感线圈的一端与电源模块相连，第一电感线圈的另一端与第二芯片模块U2的1脚相连，第一电容的正极与第二芯片模块的1脚相连，第一电容的负极接地，第二电容的一端与第二芯片模块的1脚相连，第二电容的另一端与第二芯片模块的2脚并接后接地，所述第二芯片模块的1脚与4脚相连，所述第二芯片模块的3脚与处理器核心控制模块FPGA的U1I模块的23脚相连。
所述复位电路包括开关一、按钮开关一、第三芯片模块、第三电容、第三电阻，所述第三芯片模块的1脚与开关一串接后接地，所述第三芯片模块的1脚与按钮开关一J1串接后接入到第三芯片模块的8脚上，第三芯片模块的2脚与第三电容串接后接地，第三芯片模块的2脚与电源模块相连，所述第三芯片模块的3脚、4脚接地，所述第三芯片模块的7脚与第三电阻串接后接入到处理器核心控制模块FPGA的U1I模块的24脚上。
所述JTAG调试电路包括调试芯片、第四电阻、第五电阻、第六电阻，所述调试芯片的1脚、2脚、5脚、9脚分别对应与处理器核心控制模块FPGA的U1J模块的16脚、20脚、18脚、15脚相连，所述调试芯片的1脚与第四电阻串接后接地，所述调试芯片的5脚与第六电阻串接后接入到电源模块上，所述调试芯片的9脚与第五电阻串接后接入到电源模块上，所述调试芯片的4脚与电源模块相连，所述调试芯片的2脚、10脚接地。
所述JTAG接口电路包括配置芯片、第一电阻、第二电阻、第七电阻、第四芯片，所述配置芯片的1脚与处理器核心控制模块FPGA的U1J模块的12脚相连，配置芯片的3脚与第一电阻串接后接入到电源模块的VCCIO接口上，配置芯片的3脚与处理器核心控制模块FPGA的U1J模块的92脚相连，配置芯片的5脚与第二电阻串接后接入到电源模块的VCCIO接口上，配置芯片的5脚与处理器核心控制模块FPGA的U1J模块的14脚相连，配置芯片J3的7脚、8脚、9脚分别对应与处理器核心控制模块FPGA的U1A模块的13脚、8脚、6脚相连，配置芯片的2脚、10脚接地，配置芯片的4脚接入到电源模块的VCCIO接口上，配置芯片的6脚与第七电阻R7串接后接地，配置芯片的6脚与处理器核心控制模块FPGA的U1J模块的21脚相连，第四芯片的6脚处理器核心控制模块FPGA的U1J模块的12脚相连，第四芯片的2脚、5脚、1脚与处理器核心控制模块FPGA的U1A模块的13脚、6脚、8脚相连，第四芯片的3脚、7脚、8脚接入到电源模块的VCCIO接口上，第四芯片的4脚接地。
所述CONFIG配置电路模块包括第四电感线圈、第四电容、第五电容、第六电容、第七电容、第五电感线圈、第八电容、第九电容、第十电容、第十一电容、第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第十九电容、第二十电容、第二十一电容、第二十二电容、第二十三电容、第二十四电容、第二十五电容、第二十六电容、第二十七电容、第二十八电容、第二十九电容、第三十电容、第三十一电容，所述第四电容的正极接入到电源模块的VCCINT接口上，第四电容的负极接地，第五电容、第六电容、第七电容并接后的一端与处理器核心控制模块FPGA的U1M模块的37脚相连，第五电容、第六电容、第七电容并接后的另一端接地，第四电感线圈的一端接入到电源模块的VCCINT接口上，第四电感线圈的一端接入到处理器核心控制模块FPGA的U1M模块的37脚上，所述第八电容的正极接入到电源模块的VCCINT接口上，所述第八电容的负极接地，所述第九电容、第十电容、第十一电容并接后的一端与处理器核心控制模块FPGA的U1M模块的109脚相连，所述第九电容、第十电容、第十一电容并接后的另一端接地，第五电感线圈的一端接入到电源模块的VCCINT接口上，第五电感线圈的另一端接入到处理器核心控制模块FPGA的U1M模块的109脚上，第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第十九电容并接后的一端接入到电源模块的VCCINT接口上，第十二电容、第十三电容、第十四电容、第十五电容、第十六电容、第十七电容、第十八电容、第十九电容并接后的另一端接地，所述第二十电容、第二十一电容、第二十二电容、第二十三电容、第二十四电容、第二十五电容、第二十六电容、第二十七电容、第二十八电容、第二十九电容、第三十电容、第三十一电容并接后的一端接入到电源模块的VCCIO接口上，所述第二十电容、第二十一电容、第二十二电容、第二十三电容、第二十四电容、第二十五电容、第二十六电容、第二十七电容、第二十八电容、第二十九电容、第三十电容、第三十一电容并接后的另一端接地。
存储器连接器模块的J8模块的1脚、2脚、3脚、4脚、5脚、6脚分别对应与处理器核心控制模块FPGA的U1C模块的43脚、44脚、46脚、49脚、50脚、51脚相连，所述存储器连接器模块的J8模块的41脚、42脚、43脚、44脚、45脚分别与5V电源相连。
存储器连接器模块的J9模块的A19脚接入到电源模块的VCCIO接口上。
UART串口通信接口模块包括第八芯片模块、第一连接模块、第四十四电容、第四十五电容、第四十六电容、第四十七电容、第四十八电容，所述第四十四电容的正极与第八芯片模块的1脚相连，第四十四电容的负极与第八芯片模块的3脚相连，所述第四十五电容的正极与第八芯片模块的4脚相连，所述第四十五电容的负极与第八芯片模块的5脚相连，所述第四十六电容的正极接地，第四十六电容的负极与第八芯片模块的6脚相连，所述第四十七电容的正极与第八芯片模块的2脚相连，所述第四十七电容的负极与第八芯片模块的16脚相连，第四十八电容的正极与第八芯片模块的16脚相连，第四十八电容C48的负极接地，第八芯片模块的15脚接地，第八芯片模块的12脚、11脚分别对应与处理器核心控制模块FPGA的U1E模块的77脚、79脚相连，第八芯片模块的14脚、13脚分别对应与第一连接模块的3脚、2脚相连，第一连接模块的5脚接地。
接插件接口模块包括第二连接模块、第三连接模块、第四连接模块，第二连接模块的1脚接入到5V电源上，第二连接模块的2脚接地，第三连接模块的1脚、2脚分别对应与处理器核心控制模块FPGA的U1F模块的105脚、106脚相连，第三连接模块的3脚、4脚、5脚、6脚、7脚、8脚、9脚、10脚、11脚、12脚、13脚、14脚、15脚分别对应与处理器核心控制模块FPGA的U1G模块的110脚、111脚、112脚、113脚、114脚、115脚、119脚、120脚、121脚、124脚、125脚、126脚、127脚相连，第三连接模块J12的16脚、17脚、18脚、19脚分别对应与处理器核心控制模块FPGA的U1H模块的128脚、129脚、132脚、133脚相连，第三连接模块J12的20脚、21脚、22脚分别接入到5V电源上，第三连接模块J12的23脚、24脚、25脚、26脚均接地，所述第四连接模块J13的1脚、2脚、3脚、4脚、5脚、6脚、7脚分别对应与处理器核心控制模块FPGA的U1A模块的1脚、2脚、3脚、4脚、7脚、10脚、11脚相连，第四连接模块的8脚、9脚、10脚、11脚、12脚、13脚分别对应与处理器核心控制模块FPGA的U1B模块的28脚、30脚、31脚、32脚、33脚、34脚相连。
第四连接模块J13的14脚、15脚、16脚分别对应与处理器核心控制模块FPGA的U1C模块的38脚、39脚、42脚相连，第四连接模块的17脚、18脚、19脚、20脚均接地。
指示灯模块包括第二十七电阻、第二十八电阻、第二十九电阻、第三十电阻、第三十一电阻、第三十二电阻、第三十三电阻、第三十四电阻、第九电阻、第一LED灯、第二LED灯、第三LED灯、第四LED灯、第五LED灯、第六LED灯、第七LED灯、第八LED灯、第九LED灯，所述第一LED灯的负极与第九电阻R9串接后接地，第一LED灯的正极接入到5V电源上，第二LED灯的负极与第二十七电阻串接后接入到处理器核心控制模块FPGA的U1H模块的135脚上，第三LED灯的负极与第二十八电阻串接后接入到处理器核心控制模块FPGA的U1H模块的136脚上，第四LED灯的负极与第九电阻串接后接入到处理器核心控制模块FPGA的U1H模块的137脚上，第五LED灯的负极与第三十电阻串接后接入到处理器核心控制模块FPGA的U1H模块的138脚上，第六LED灯的负极与第三十一电阻串接后接入到处理器核心控制模块FPGA的U1H模块的139脚上，第七LED灯的负极与第三十二电阻串接后接入到处理器核心控制模块FPGA的U1H模块的140脚上，第八LED灯的负极与第三十三电阻串接后接入到处理器核心控制模块FPGA的U1H模块的141脚上，第九LED灯的负极与第三十四电阻串接后接入到处理器核心控制模块FPGA的U1H模块的142脚上，第二LED灯、第三LED灯、第四LED灯、第五LED灯、第六LED灯、第七LED灯、第八LED灯、第九LED灯的正极均接入到电源模块的VCCIO接口上。
电源模块包括3.3V电源电路、2.5V电源电路和1.2V电源电路，所述3.3V电源电路包括第一电源芯片、第三十二电容、第三十三电容、第三十四电容、第三十五电容、按钮开关二，第一电源芯片的1脚接地，第一电源芯片的3脚与第三十三电容串接后接地，第三十二电容的正极与第一电源芯片的3脚相连，第三十二电容的负极接地，第一电源芯片的3脚接入到5V电源上，第一电源芯片的2脚与第三十四电容串接后接地，第三十五电容的正极与第一电源芯片的2脚相连，第三十五电容的负极接地，第一电源芯片的2脚与按钮开关二串接后形成VCCIO接口。
2.5V电源电路包括第二电源芯片、第四十电容、第四十一电容、第四十二电容、第四十三电容、按钮开关三，所述第二电源芯片的1脚接地，第四十电容的正极与第二电源芯片的3脚相连，第四十电容的负极接地，第二电源芯片的3脚与第四十一电容串接后接地，第二电源芯片的3脚接入到5V电源上，第二电源芯片的2脚与第四十二电容串接后接地，第四十三电容的正极与第二电源芯片的2脚相连，第四十三电容的负极接地，第二电源芯片的2脚与按钮开关三串接后形成VCCA接口。
1.2V电源电路包括第三电源芯片、第三十六电容、第三十七电容、第三十八电容、第三十九电容、按钮开关四，所述第三电源芯片的1脚接地，第三十六电容的正极与第三电源芯片的3脚相连，第三十六电容的负极接地，第三电源芯片的3脚与第三十七电容串接后接地，第三电源芯片的2脚与第三十八电容串接后接地，第三十九电容的正极与第三电源芯片的2脚相连，第三十九电容的负极接地，第三电源芯片的2脚与按钮开关四串接后形成VCCINT接口。
本发明的有益效果是：
本发明采用方便拆卸和安装的存储器连接器模块部分，适应各种封装的存储器，解决了传统编程器只能操作有限封装的问题，可以拆装的特点也使得本装置在使用时可以减小体积和重量；
采用FPGA作为核心处理器可以有效利用其引脚可以灵活配置、运行速度快、便于开发等特点，用来产生各种时序电平，同时预留调试用JTAG接口，可以在增加要读写存储器时重新下载程序满足要求；
本发明采用模块化设计，分离处理器与目标存储器，这样可以进行处理器的二次开发，用于诸如数字信号采集的工作中，有效扩大装置的使用范围。
附图说明
下面结合附图和实施例对本发明进一步说明。
图1为本发明与外接的计算机连接的系统原理图；
图2为本发明的处理器核心控制模块FPGA的U1A模块、U1B模块、U1C模块、U1D模块的结构示意图；
图3为本发明的处理器核心控制模块FPGA的U1E模块、U1F模块、U1G模块、U1H模块的结构示意图；
图4为本发明的处理器核心控制模块FPGA的U1I模块、U1J模块、U1L模块、U1M模块的结构示意图；
图5为本发明的处理器核心控制模块FPGA的U1K模块的结构示意图；
图6为本发明的时钟电路、复位电路的结构示意图；
图7为本发明的JTAG调试电路的结构示意图；
图8为本发明的JTAG接口电路的结构示意图；
图9为本发明的CONFIG配置电路模块的部分结构示意图一；
图10为本发明的CONFIG配置电路模块的部分结构示意图二；
图11为本发明的存储器连接器的部分结构示意图一；
图12为本发明的存储器连接器的部分结构示意图二；
图13为本发明的UART串口通信接口模块的结构示意图；
图14为本发明的接插件接口模块的结构示意图；
图15为本发明的指示灯模块部分结构示意图一；
图16为本发明的指示灯模块部分结构示意图二；
图17为本发明的电源模块结构示意图。
具体实施方式
为了使本发明的目的、技术方案和有益效果更加清楚，下面将结合附图，对本发明的优选实施例进行详细的说明，对本发明做进一步说明，以方便技术人员理解。
如图1至图17所示，一种模块化机载存储器读写装置，包括处理器核心控制模块FPGA、存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块，所述处理器核心控制模块FPGA分别与存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块相连，UART串口通信接口模块用于外接的计算机向处理器核心控制模块FPGA发送指令以及数据交互，处理器核心控制模块FPGA通过存储器连接器模块与目标存储器相连，安装拆卸十分方便；指示灯模块用于I/O数字信号输出显示，可以为开发人员在调试过程中可能出现的问题提供判断，也可指示在操作过程中系统所处的状态；电源模块为处理器核心控制模块FPGA提供各种电压，具体包括有3.3V、2.5V和1.2V，使用LMS1117系列芯片对5V电压进行转换得到相应电源，电源模块包括VCCIO接口、VCCA接口、VCCINT接口。
本发明的处理器核心控制模块FPGA主要完成对存储器操作时序以及响应用户命令而进行相应操作的功能，处理器核心控制模块FPGA由一块FPGA作为核心嵌入式处理器，针对不同种类的存储器提前设计其读、写、擦除时序。
存储器连接器模块是用于适应不同类型存储器的封装而制作成的多块电路板，一侧通过统一的存储器连接器模块与处理器核心控制模块FPGA连接，另一侧则是根据不同封装制作的存储器夹具，用于固定和连接目标存储器。
所述处理器核心控制模块FPGA包括复位电路、时钟电路、JTAG调试电路、JTAG接口电路和CONFIG配置电路模块，所述复位电路、时钟电路为处理器核心控制模块FPGA提供工作时必须的复位、时钟信号，JTAG调试电路、JTAG接口电路和CONFIG配置电路模块针对处理器核心控制模块FPGA的程序的调试和固化，JTAG调试电路、JTAG接口电路和CONFIG配置电路模块需要将存储器的操作时序、与上位机串口通信等程序通过该口下载到处理器中。
所述处理器核心控制模块FPGA的U1A模块的1脚、2脚、3脚、4脚、7脚、10脚、11脚分别对应与存储器连接器模块的J9模块的A15脚、A16脚、A17脚、A18脚、B19脚、B20脚、B21脚相连。
所述处理器核心控制模块FPGA的U1B模块的28脚、30脚、31脚、32脚、33脚、34脚分别对应与存储器连接器模块的J9模块的B22脚B15脚、B16脚、B17脚、B18脚、A20脚相连。
处理器核心控制模块FPGA的U1C模块的38脚、39脚、42脚分别对应与存储器连接器模块的J9模块的A21脚、A22脚、A23脚相连，处理器核心控制模块FPGA的U1C模块的43脚、44脚、46脚、49脚、50脚、51脚分别对应与存储器连接器模块的J9模块的B6脚、A8脚、A24脚、B14脚、B13脚、A6脚相连。
处理器核心控制模块FPGA的U1D模块的54脚、55脚、58脚、59脚、60脚、64脚、65脚、66脚、67脚、68脚、69脚、70脚、71脚、72脚分别对应与存储器连接器模块的J9模块的A13脚、B12脚、A12脚、B11脚、A11脚、B10脚、A10脚、B9脚、B4脚、A4脚、B3脚、A3脚、B2脚、A2脚相连。
处理器核心控制模块FPGA的U1E模块的73脚、74脚、75脚分别对应与存储器连接器模块的J9模块的B1脚、A1脚、B24脚相连，处理器核心控制模块FPGA的U1E模块的76脚、80脚、83脚、84脚、85脚、86脚、87脚分别对应与存储器连接器模块的J8模块的26脚、29脚、30脚、31脚、32脚、33脚、34脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与UART串口通信接口模块的U8模块的12脚、11脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与存储器连接器模块的J8模块的27脚、28脚相连。
处理器核心控制模块FPGA的U1F模块的98脚、99脚、100脚、101脚、103脚、104脚分别对应与存储器连接器模块的J8模块的35脚、36脚、37脚、38脚、39脚、40脚相连，处理器核心控制模块FPGA的U1F模块的105脚、106脚分别对应与接插件接口模块相连。
处理器核心控制模块FPGA的U1G模块的110脚、111脚、112脚、113脚、114脚、115脚、119脚、120脚、121脚、124脚、125脚、126脚、127脚分别对应与接插件接口模块相连。
处理器核心控制模块FPGA的U1H模块的128脚、129脚、132脚、133脚分别对应与接插件接口模块相连，处理器核心控制模块FPGA的U1H模块的135脚、136脚、137脚、138脚、141脚、142脚、143脚、144脚分别对应与指示灯模块相连。
处理器核心控制模块FPGA的U1I模块的24脚、23脚分别对应与复位电路、时钟电路相连，处理器核心控制模块FPGA的U1J模块的9脚串接有第八电阻R8后与指示灯模块相连。
处理器核心控制模块FPGA的U1J模块的14脚、92脚、12脚、21脚与JTAG接口电路相连，处理器核心控制模块FPGA的U1J模块的97脚、94脚接地，处理器核心控制模块FPGA的U1J模块的96脚与电源模块相连，处理器核心控制模块FPGA的U1J模块的18脚、16脚、20脚、15脚分别对应与JTAG调试电路相连。
处理器核心控制模块FPGA的U1L模块的19脚、27脚、41脚、48脚、57脚、63脚、82脚、95脚、118脚、123脚、131脚、140脚、145脚均接地，处理器核心控制模块FPGA的CONFIG配置电路模块与电源模块相连。
处理器核心控制模块FPGA的U1M模块的35脚、107脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1M模块的37脚、109脚与CONFIG配置电路模块相连，处理器核心控制模块FPGA的U1M模块的36脚、108脚分别对应串接有第二电感线圈L2、第三电感线圈L3后接地。
处理器核心控制模块FPGA的U1K模块的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1K模块的5脚、29脚、45脚、61脚、78脚、102脚、116脚、134脚接入到电源模块的VCCINT接口上。
时钟电路包括第一电感线圈L1、第一电容C1、第二电容C2、第二芯片模块U2，所述第一电感线圈L1的一端与电源模块相连，第一电感线圈L1的另一端与第二芯片模块U2的1脚相连，第一电容C1的正极与第二芯片模块U2的1脚相连，第一电容C1的负极接地，第二电容C2的一端与第二芯片模块U2的1脚相连，第二电容C2的另一端与第二芯片模块U2的2脚并接后接地，所述第二芯片模块U2的1脚与4脚相连，所述第二芯片模块U2的3脚与处理器核心控制模块FPGA的U1I模块的23脚相连。
所述复位电路包括开关一S1、按钮开关一J1、第三芯片模块U3、第三电容C3、第三电阻R3，所述第三芯片模块U3的1脚与开关一S1串接后接地，所述第三芯片模块U3的1脚与按钮开关一J1串接后接入到第三芯片模块U3的8脚上，第三芯片模块U3的2脚与第三电容C3串接后接地，第三芯片模块U3的2脚与电源模块相连，所述第三芯片模块U3的3脚、4脚接地，所述第三芯片模块U3的7脚与第三电阻R3串接后接入到处理器核心控制模块FPGA的U1I模块的24脚上。
所述JTAG调试电路包括调试芯片J2、第四电阻R4、第五电阻R5、第六电阻R6，所述调试芯片J2的1脚、2脚、5脚、9脚分别对应与处理器核心控制模块FPGA的U1J模块的16脚、20脚、18脚、15脚相连，所述调试芯片J2的1脚与第四电阻R4串接后接地，所述调试芯片J2的5脚与第六电阻R6串接后接入到电源模块上，所述调试芯片J2的9脚与第五电阻R5串接后接入到电源模块上，所述调试芯片J2的4脚与电源模块相连，所述调试芯片J2的2脚、10脚接地。
所述JTAG接口电路包括配置芯片J3、第一电阻R1、第二电阻R2、第七电阻R7、第四芯片U4，所述配置芯片J3的1脚与处理器核心控制模块FPGA的U1J模块的12脚相连，配置芯片J3的3脚与第一电阻R1串接后接入到电源模块的VCCIO接口上，配置芯片J3的3脚与处理器核心控制模块FPGA的U1J模块的92脚相连，配置芯片J3的5脚与第二电阻R2串接后接入到电源模块的VCCIO接口上，配置芯片J3的5脚与处理器核心控制模块FPGA的U1J模块的14脚相连，配置芯片J3的7脚、8脚、9脚分别对应与处理器核心控制模块FPGA的U1A模块的13脚、8脚、6脚相连，配置芯片J3的2脚、10脚接地，配置芯片J3的4脚接入到电源模块的VCCIO接口上，配置芯片J3的6脚与第七电阻R7串接后接地，配置芯片J3的6脚与处理器核心控制模块FPGA的U1J模块的21脚相连，第四芯片U4的6脚处理器核心控制模块FPGA的U1J模块的12脚相连，第四芯片U4的2脚、5脚、1脚与处理器核心控制模块FPGA的U1A模块的13脚、6脚、8脚相连，第四芯片U4的3脚、7脚、8脚接入到电源模块的VCCIO接口上，第四芯片U4的4脚接地。
所述CONFIG配置电路模块包括第四电感线圈L4、第四电容C4、第五电容C5、第六电容C6、第七电容C7、第五电感线圈L5、第八电容C8、第九电容C9、第十电容C10、第十一电容C11、第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19、第二十电容C20、第二十一电容C21、第二十二电容C22、第二十三电容C23、第二十四电容C24、第二十五电容C25、第二十六电容C26、第二十七电容C27、第二十八电容C28、第二十九电容C29、第三十电容C30、第三十一电容C31，所述第四电容C4的正极接入到电源模块的VCCINT接口上，第四电容C4的负极接地，第五电容C5、第六电容C6、第七电容C7并接后的一端与处理器核心控制模块FPGA的U1M模块的37脚相连，第五电容C5、第六电容C6、第七电容C7并接后的另一端接地，第四电感线圈L4的一端接入到电源模块的VCCINT接口上，第四电感线圈L4的一端接入到处理器核心控制模块FPGA的U1M模块的37脚上，所述第八电容C8的正极接入到电源模块的VCCINT接口上，所述第八电容C8的负极接地，所述第九电容C9、第十电容C10、第十一电容C11并接后的一端与处理器核心控制模块FPGA的U1M模块的109脚相连，所述第九电容C9、第十电容C10、第十一电容C11并接后的另一端接地，第五电感线圈L5的一端接入到电源模块的VCCINT接口上，第五电感线圈L5的另一端接入到处理器核心控制模块FPGA的U1M模块的109脚上，第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19并接后的一端接入到电源模块的VCCINT接口上，第十二电容C12、第十三电容C13、第十四电容C14、第十五电容C15、第十六电容C16、第十七电容C17、第十八电容C18、第十九电容C19并接后的另一端接地，所述第二十电容C20、第二十一电容C21、第二十二电容C22、第二十三电容C23、第二十四电容C24、第二十五电容C25、第二十六电容C26、第二十七电容C27、第二十八电容C28、第二十九电容C29、第三十电容C30、第三十一电容C31并接后的一端接入到电源模块的VCCIO接口上，所述第二十电容C20、第二十一电容C21、第二十二电容C22、第二十三电容C23、第二十四电容C24、第二十五电容C25、第二十六电容C26、第二十七电容C27、第二十八电容C28、第二十九电容C29、第三十电容C30、第三十一电容C31并接后的另一端接地。
存储器连接器模块的J8模块的1脚、2脚、3脚、4脚、5脚、6脚分别对应与处理器核心控制模块FPGA的U1C模块的43脚、44脚、46脚、49脚、50脚、51脚相连，所述存储器连接器模块的J8模块的41脚、42脚、43脚、44脚、45脚分别与5V电源相连。
存储器连接器模块的J9模块的A19脚接入到电源模块的VCCIO接口上。
UART串口通信接口模块包括第八芯片模块U8、第一连接模块J14、第四十四电容C44、第四十五电容C45、第四十六电容C46、第四十七电容C47、第四十八电容C48，所述第四十四电容C44的正极与第八芯片模块U8的1脚相连，第四十四电容C44的负极与第八芯片模块U8的3脚相连，所述第四十五电容C45的正极与第八芯片模块U8的4脚相连，所述第四十五电容C45的负极与第八芯片模块U8的5脚相连，所述第四十六电容C46的正极接地，第四十六电容C46的负极与第八芯片模块U8的6脚相连，所述第四十七电容C47的正极与第八芯片模块U8的2脚相连，所述第四十七电容C47的负极与第八芯片模块U8的16脚相连，第四十八电容C48的正极与第八芯片模块U8的16脚相连，第四十八电容C48的负极接地，第八芯片模块U8的15脚接地，第八芯片模块U8的12脚、11脚分别对应与处理器核心控制模块FPGA的U1E模块的77脚、79脚相连，第八芯片模块U8的14脚、13脚分别对应与第一连接模块J14的3脚、2脚相连，第一连接模块J14的5脚接地。
接插件接口模块包括第二连接模块J11、第三连接模块J12、第四连接模块J13，第二连接模块J11的1脚接入到5V电源上，第二连接模块J11的2脚接地，第三连接模块J12的1脚、2脚分别对应与处理器核心控制模块FPGA的U1F模块的105脚、106脚相连，第三连接模块J12的3脚、4脚、5脚、6脚、7脚、8脚、9脚、10脚、11脚、12脚、13脚、14脚、15脚分别对应与处理器核心控制模块FPGA的U1G模块的110脚、111脚、112脚、113脚、114脚、115脚、119脚、120脚、121脚、124脚、125脚、126脚、127脚相连，第三连接模块J12的16脚、17脚、18脚、19脚分别对应与处理器核心控制模块FPGA的U1H模块的128脚、129脚、132脚、133脚相连，第三连接模块J12的20脚、21脚、22脚分别接入到5V电源上，第三连接模块J12的23脚、24脚、25脚、26脚均接地，所述第四连接模块J13的1脚、2脚、3脚、4脚、5脚、6脚、7脚分别对应与处理器核心控制模块FPGA的U1A模块的1脚、2脚、3脚、4脚、7脚、10脚、11脚相连，第四连接模块J13的8脚、9脚、10脚、11脚、12脚、13脚分别对应与处理器核心控制模块FPGA的U1B模块的28脚、30脚、31脚、32脚、33脚、34脚相连。
第四连接模块J13的14脚、15脚、16脚分别对应与处理器核心控制模块FPGA的U1C模块的38脚、39脚、42脚相连，第四连接模块J13的17脚、18脚、19脚、20脚均接地。
指示灯模块包括第二十七电阻R27、第二十八电阻R28、第二十九电阻R29、第三十电阻R30、第三十一电阻R31、第三十二电阻R32、第三十三电阻R33、第三十四电阻R34、第九电阻R9、第一LED灯D1、第二LED灯D19、第三LED灯D20、第四LED灯D21、第五LED灯D22、第六LED灯D23、第七LED灯D24、第八LED灯D25、第九LED灯D26，所述第一LED灯D1的负极与第九电阻R9串接后接地，第一LED灯D1的正极接入到5V电源上，第二LED灯D19的负极与第二十七电阻R27串接后接入到处理器核心控制模块FPGA的U1H模块的135脚上，第三LED灯D20的负极与第二十八电阻R28串接后接入到处理器核心控制模块FPGA的U1H模块的136脚上，第四LED灯D21的负极与第九电阻R9串接后接入到处理器核心控制模块FPGA的U1H模块的137脚上，第五LED灯D22的负极与第三十电阻R30串接后接入到处理器核心控制模块FPGA的U1H模块的138脚上，第六LED灯D23的负极与第三十一电阻R31串接后接入到处理器核心控制模块FPGA的U1H模块的139脚上，第七LED灯D24的负极与第三十二电阻R32串接后接入到处理器核心控制模块FPGA的U1H模块的140脚上，第八LED灯D25的负极与第三十三电阻R33串接后接入到处理器核心控制模块FPGA的U1H模块的141脚上，第九LED灯D26的负极与第三十四电阻R34串接后接入到处理器核心控制模块FPGA的U1H模块的142脚上，第二LED灯D19、第三LED灯D20、第四LED灯D21、第五LED灯D22、第六LED灯D23、第七LED灯D24、第八LED灯D25、第九LED灯D26的正极均接入到电源模块的VCCIO接口上。
电源模块包括3.3V电源电路、2.5V电源电路和1.2V电源电路，所述3.3V电源电路包括第一电源芯片U5、第三十二电容C32、第三十三电容C33、第三十四电容C34、第三十五电容C35、按钮开关二J4，第一电源芯片U5的1脚接地，第一电源芯片U5的3脚与第三十三电容C33串接后接地，第三十二电容C32的正极与第一电源芯片U5的3脚相连，第三十二电容C32的负极接地，第一电源芯片U5的3脚接入到5V电源上，第一电源芯片U5的2脚与第三十四电容C34串接后接地，第三十五电容C35的正极与第一电源芯片U5的2脚相连，第三十五电容C35的负极接地，第一电源芯片U5的2脚与按钮开关二J4串接后形成VCCIO接口。
2.5V电源电路包括第二电源芯片U6、第四十电容C40、第四十一电容C41、第四十二电容C42、第四十三电容C43、按钮开关三J5，所述第二电源芯片U6的1脚接地，第四十电容C40的正极与第二电源芯片U6的3脚相连，第四十电容C40的负极接地，第二电源芯片U6的3脚与第四十一电容C41串接后接地，第二电源芯片U6的3脚接入到5V电源上，第二电源芯片U6的2脚与第四十二电容C42串接后接地，第四十三电容C43的正极与第二电源芯片U6的2脚相连，第四十三电容C43的负极接地，第二电源芯片U6的2脚与按钮开关三J5串接后形成VCCA接口。
1.2V电源电路包括第三电源芯片U7、第三十六电容C36、第三十七电容C37、第三十八电容C38、第三十九电容C39、按钮开关四J6，所述第三电源芯片U7的1脚接地，第三十六电容C36的正极与第三电源芯片U7的3脚相连，第三十六电容C36的负极接地，第三电源芯片U7的3脚与第三十七电容C37串接后接地，第三电源芯片U7的2脚与第三十八电容C38串接后接地，第三十九电容C39的正极与第三电源芯片U7的2脚相连，第三十九电容C39的负极接地，第三电源芯片U7的2脚与按钮开关四J6串接后形成VCCINT接口。
本发明整体稳固度较高，同时板路的设计能够防止将板件插反造成短路进而对电路和芯片产生破坏。
最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (8)

1.一种模块化机载存储器读写装置，包括处理器核心控制模块FPGA、存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块，其特征在于：所述处理器核心控制模块FPGA分别与存储器连接器模块、UART串口通信接口模块、电源模块、指示灯模块、接插件接口模块相连，通过UART串口通信接口模块实现对处理器核心控制模块FPGA发送指令以及数据交互，处理器核心控制模块FPGA通过存储器连接器模块与目标存储器相连，电源模块为处理器核心控制模块FPGA提供各种电压，电源模块包括VCCIO接口、VCCA接口、VCCINT接口。
2.根据权利要求1所述的一种模块化机载存储器读写装置，其特征在于：所述处理器核心控制模块FPGA包括复位电路、时钟电路、JTAG调试电路、JTAG接口电路和CONFIG配置电路模块，所述复位电路、时钟电路为处理器核心控制模块FPGA提供工作时必须的复位、时钟信号，JTAG调试电路、JTAG接口电路和CONFIG配置电路模块针对处理器核心控制模块FPGA的程序的调试和固化。
3.根据权利要求2所述的一种模块化机载存储器读写装置，其特征在于：所述处理器核心控制模块FPGA的U1A模块的1脚、2脚、3脚、4脚、7脚、10脚、11脚分别对应与存储器连接器模块的J9模块的A15脚、A16脚、A17脚、A18脚、B19脚、B20脚、B21脚相连；
所述处理器核心控制模块FPGA的U1B模块的28脚、30脚、31脚、32脚、33脚、34脚分别对应与存储器连接器模块的J9模块的B22脚B15脚、B16脚、B17脚、B18脚、A20脚相连；
处理器核心控制模块FPGA的U1C模块的38脚、39脚、42脚分别对应与存储器连接器模块的J9模块的A21脚、A22脚、A23脚相连，处理器核心控制模块FPGA的U1C模块的43脚、44脚、46脚、49脚、50脚、51脚分别对应与存储器连接器模块的J9模块的B6脚、A8脚、A24脚、B14脚、B13脚、A6脚相连；
处理器核心控制模块FPGA的U1D模块的54脚、55脚、58脚、59脚、60脚、64脚、65脚、66脚、67脚、68脚、69脚、70脚、71脚、72脚分别对应与存储器连接器模块的J9模块的A13脚、B12脚、A12脚、B11脚、A11脚、B10脚、A10脚、B9脚、B4脚、A4脚、B3脚、A3脚、B2脚、A2脚相连；
处理器核心控制模块FPGA的U1E模块的73脚、74脚、75脚分别对应与存储器连接器模块的J9模块的B1脚、A1脚、B24脚相连，处理器核心控制模块FPGA的U1E模块的76脚、80脚、83脚、84脚、85脚、86脚、87脚分别对应与存储器连接器模块的J8模块的26脚、29脚、30脚、31脚、32脚、33脚、34脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与UART串口通信接口模块的U8模块的12脚、11脚相连，处理器核心控制模块FPGA的U1E模块的77脚、79脚分别对应与存储器连接器模块的J8模块的27脚、28脚相连；
处理器核心控制模块FPGA的U1F模块的98脚、99脚、100脚、101脚、103脚、104脚分别对应与存储器连接器模块的J8模块的35脚、36脚、37脚、38脚、39脚、40脚相连，处理器核心控制模块FPGA的U1F模块的105脚、106脚分别对应与接插件接口模块相连；
处理器核心控制模块FPGA的U1G模块的110脚、111脚、112脚、113脚、114脚、115脚、119脚、120脚、121脚、124脚、125脚、126脚、127脚分别对应与接插件接口模块相连；
处理器核心控制模块FPGA的U1H模块的128脚、129脚、132脚、133脚分别对应与接插件接口模块相连，处理器核心控制模块FPGA的U1H模块的135脚、136脚、137脚、138脚、141脚、142脚、143脚、144脚分别对应与指示灯模块相连；
处理器核心控制模块FPGA的U1I模块的24脚、23脚分别对应与复位电路、时钟电路相连，处理器核心控制模块FPGA的U1J模块的9脚串接有第八电阻(R8)后与指示灯模块相连；
处理器核心控制模块FPGA的U1J模块的14脚、92脚、12脚、21脚与JTAG接口电路相连，处理器核心控制模块FPGA的U1J模块的97脚、94脚接地，处理器核心控制模块FPGA的U1J模块的96脚与电源模块的VCCA接口相连，处理器核心控制模块FPGA的U1J模块的18脚、16脚、20脚、15脚分别对应与JTAG调试电路相连；
处理器核心控制模块FPGA的U1L模块的19脚、27脚、41脚、48脚、57脚、63脚、82脚、95脚、118脚、123脚、131脚、140脚、145脚均接地，处理器核心控制模块FPGA的CONFIG配置电路模块与电源模块相连；
处理器核心控制模块FPGA的U1M模块的35脚、107脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1M模块的37脚、109脚与CONFIG配置电路模块相连，处理器核心控制模块FPGA的U1M模块的36脚、108脚分别对应串接有第二电感线圈(L2)、第三电感线圈(L3)后接地；
处理器核心控制模块FPGA的U1K模块的17脚、26脚、40脚、47脚、56脚、62脚、81脚、93脚、117脚、122脚、130脚、139脚接入到电源模块的VCCIO接口上，处理器核心控制模块FPGA的U1K模块的5脚、29脚、45脚、61脚、78脚、102脚、116脚、134脚接入到电源模块的VCCINT接口上。
4.根据权利要求3所述的一种模块化机载存储器读写装置，其特征在于：时钟电路包括第一电感线圈(L1)、第一电容(C1)、第二电容(C2)、第二芯片模块(U2)，所述第一电感线圈(L1)的一端与电源模块相连，第一电感线圈(L1)的另一端与第二芯片模块(U2)的1脚相连，第一电容(C1)的正极与第二芯片模块(U2)的1脚相连，第一电容(C1)的负极接地，第二电容(C2)的一端与第二芯片模块(U2)的1脚相连，第二电容(C2)的另一端与第二芯片模块(U2)的2脚并接后接地，所述第二芯片模块(U2)的1脚与4脚相连，所述第二芯片模块(U2)的3脚与处理器核心控制模块FPGA的U1I模块的23脚相连；
所述复位电路包括开关一(S1)、按钮开关一(J1)、第三芯片模块(U3)、第三电容(C3)、第三电阻(R3)，所述第三芯片模块(U3)的1脚与开关一(S1)串接后接地，所述第三芯片模块(U3)的1脚与按钮开关一(J1)串接后接入到第三芯片模块(U3)的8脚上，第三芯片模块(U3)的2脚与第三电容(C3)串接后接地，第三芯片模块(U3)的2脚与电源模块相连，所述第三芯片模块(U3)的3脚、4脚接地，所述第三芯片模块(U3)的7脚与第三电阻(R3)串接后接入到处理器核心控制模块FPGA的U1I模块的24脚上；
所述JTAG调试电路包括调试芯片(J2)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)，所述调试芯片(J2)的1脚、2脚、5脚、9脚分别对应与处理器核心控制模块FPGA的U1J模块的16脚、20脚、18脚、15脚相连，所述调试芯片(J2)的1脚与第四电阻(R4)串接后接地，所述调试芯片(J2)的5脚与第六电阻(R6)串接后接入到电源模块上，所述调试芯片(J2)的9脚与第五电阻(R5)串接后接入到电源模块上，所述调试芯片(J2)的4脚与电源模块相连，所述调试芯片(J2)的2脚、10脚接地；
所述JTAG接口电路包括配置芯片(J3)、第一电阻(R1)、第二电阻(R2)、第七电阻(R7)、第四芯片(U4)，所述配置芯片(J3)的1脚与处理器核心控制模块FPGA的U1J模块的12脚相连，配置芯片(J3)的3脚与第一电阻(R1)串接后接入到电源模块的VCCIO接口上，配置芯片(J3)的3脚与处理器核心控制模块FPGA的U1J模块的92脚相连，配置芯片(J3)的5脚与第二电阻(R2)串接后接入到电源模块的VCCIO接口上，配置芯片(J3)的5脚与处理器核心控制模块FPGA的U1J模块的14脚相连，配置芯片(J3)的7脚、8脚、9脚分别对应与处理器核心控制模块FPGA的U1A模块的13脚、8脚、6脚相连，配置芯片(J3)的2脚、10脚接地，配置芯片(J3)的4脚接入到电源模块的VCCIO接口上，配置芯片(J3)的6脚与第七电阻(R7)串接后接地，配置芯片(J3)的6脚与处理器核心控制模块FPGA的U1J模块的21脚相连，第四芯片(U4)的6脚处理器核心控制模块FPGA的U1J模块的12脚相连，第四芯片(U4)的2脚、5脚、1脚与处理器核心控制模块FPGA的U1A模块的13脚、6脚、8脚相连，第四芯片(U4)的3脚、7脚、8脚接入到电源模块的VCCIO接口上，第四芯片(U4)的4脚接地；
所述CONFIG配置电路模块包括第四电感线圈(L4)、第四电容(C4)、第五电容(C5)、第六电容(C6)、第七电容(C7)、第五电感线圈(L5)、第八电容(C8)、第九电容(C9)、第十电容(C10)、第十一电容(C11)、第十二电容(C12)、第十三电容(C13)、第十四电容(C14)、第十五电容(C15)、第十六电容(C16)、第十七电容(C17)、第十八电容(C18)、第十九电容(C19)、第二十电容(C20)、第二十一电容(C21)、第二十二电容(C22)、第二十三电容(C23)、第二十四电容(C24)、第二十五电容(C25)、第二十六电容(C26)、第二十七电容(C27)、第二十八电容(C28)、第二十九电容(C29)、第三十电容(C30)、第三十一电容(C31)，所述第四电容(C4)的正极接入到电源模块的VCCINT接口上，第四电容(C4)的负极接地，第五电容(C5)、第六电容(C6)、第七电容(C7)并接后的一端与处理器核心控制模块FPGA的U1M模块的37脚相连，第五电容(C5)、第六电容(C6)、第七电容(C7)并接后的另一端接地，第四电感线圈(L4)的一端接入到电源模块的VCCINT接口上，第四电感线圈(L4)的一端接入到处理器核心控制模块FPGA的U1M模块的37脚上，所述第八电容(C8)的正极接入到电源模块的VCCINT接口上，所述第八电容(C8)的负极接地，所述第九电容(C9)、第十电容(C10)、第十一电容(C11)并接后的一端与处理器核心控制模块FPGA的U1M模块的109脚相连，所述第九电容(C9)、第十电容(C10)、第十一电容(C11)并接后的另一端接地，第五电感线圈(L5)的一端接入到电源模块的VCCINT接口上，第五电感线圈(L5)的另一端接入到处理器核心控制模块FPGA的U1M模块的109脚上，第十二电容(C12)、第十三电容(C13)、第十四电容(C14)、第十五电容(C15)、第十六电容(C16)、第十七电容(C17)、第十八电容(C18)、第十九电容(C19)并接后的一端接入到电源模块的VCCINT接口上，第十二电容(C12)、第十三电容(C13)、第十四电容(C14)、第十五电容(C15)、第十六电容(C16)、第十七电容(C17)、第十八电容(C18)、第十九电容(C19)并接后的另一端接地，所述第二十电容(C20)、第二十一电容(C21)、第二十二电容(C22)、第二十三电容(C23)、第二十四电容(C24)、第二十五电容(C25)、第二十六电容(C26)、第二十七电容(C27)、第二十八电容(C28)、第二十九电容(C29)、第三十电容(C30)、第三十一电容(C31)并接后的一端接入到电源模块的VCCIO接口上，所述第二十电容(C20)、第二十一电容(C21)、第二十二电容(C22)、第二十三电容(C23)、第二十四电容(C24)、第二十五电容(C25)、第二十六电容(C26)、第二十七电容(C27)、第二十八电容(C28)、第二十九电容(C29)、第三十电容(C30)、第三十一电容(C31)并接后的另一端接地。
5.根据权利要求3所述的一种模块化机载存储器读写装置，其特征在于：存储器连接器模块的J8模块的1脚、2脚、3脚、4脚、5脚、6脚分别对应与处理器核心控制模块FPGA的U1C模块的43脚、44脚、46脚、49脚、50脚、51脚相连，所述存储器连接器模块的J8模块的41脚、42脚、43脚、44脚、45脚分别与5V电源相连；
存储器连接器模块的J9模块的A19脚接入到电源模块的VCCIO接口上。
6.根据权利要求3所述的一种模块化机载存储器读写装置，其特征在于：UART串口通信接口模块包括第八芯片模块(U8)、第一连接模块(J14)、第四十四电容(C44)、第四十五电容(C45)、第四十六电容(C46)、第四十七电容(C47)、第四十八电容(C48)，所述第四十四电容(C44)的正极与第八芯片模块(U8)的1脚相连，第四十四电容(C44)的负极与第八芯片模块(U8)的3脚相连，所述第四十五电容(C45)的正极与第八芯片模块(U8)的4脚相连，所述第四十五电容(C45)的负极与第八芯片模块(U8)的5脚相连，所述第四十六电容(C46)的正极接地，第四十六电容(C46)的负极与第八芯片模块(U8)的6脚相连，所述第四十七电容(C47)的正极与第八芯片模块(U8)的2脚相连，所述第四十七电容(C47)的负极与第八芯片模块(U8)的16脚相连，第四十八电容(C48)的正极与第八芯片模块(U8)的16脚相连，第四十八电容(C48)的负极接地，第八芯片模块(U8)的15脚接地，第八芯片模块(U8)的12脚、11脚分别对应与处理器核心控制模块FPGA的U1E模块的77脚、79脚相连，第八芯片模块(U8)的14脚、13脚分别对应与第一连接模块(J14)的3脚、2脚相连，第一连接模块(J14)的5脚接地；
接插件接口模块包括第二连接模块(J11)、第三连接模块(J12)、第四连接模块(J13)，第二连接模块(J11)的1脚接入到5V电源上，第二连接模块(J11)的2脚接地，第三连接模块(J12)的1脚、2脚分别对应与处理器核心控制模块FPGA的U1F模块的105脚、106脚相连，第三连接模块(J12)的3脚、4脚、5脚、6脚、7脚、8脚、9脚、10脚、11脚、12脚、13脚、14脚、15脚分别对应与处理器核心控制模块FPGA的U1G模块的110脚、111脚、112脚、113脚、114脚、115脚、119脚、120脚、121脚、124脚、125脚、126脚、127脚相连，第三连接模块(J12)的16脚、17脚、18脚、19脚分别对应与处理器核心控制模块FPGA的U1H模块的128脚、129脚、132脚、133脚相连，第三连接模块(J12)的20脚、21脚、22脚分别接入到5V电源上，第三连接模块(J12)的23脚、24脚、25脚、26脚均接地，所述第四连接模块(J13)的1脚、2脚、3脚、4脚、5脚、6脚、7脚分别对应与处理器核心控制模块FPGA的U1A模块的1脚、2脚、3脚、4脚、7脚、10脚、11脚相连，第四连接模块(J13)的8脚、9脚、10脚、11脚、12脚、13脚分别对应与处理器核心控制模块FPGA的U1B模块的28脚、30脚、31脚、32脚、33脚、34脚相连；
第四连接模块(J13)的14脚、15脚、16脚分别对应与处理器核心控制模块FPGA的U1C模块的38脚、39脚、42脚相连，第四连接模块(J13)的17脚、18脚、19脚、20脚均接地。
7.根据权利要求3所述的一种模块化机载存储器读写装置，其特征在于：指示灯模块包括第二十七电阻(R27)、第二十八电阻(R28)、第二十九电阻(R29)、第三十电阻(R30)、第三十一电阻(R31)、第三十二电阻(R32)、第三十三电阻(R33)、第三十四电阻(R34)、第九电阻(R9)、第一LED灯(D1)、第二LED灯(D19)、第三LED灯(D20)、第四LED灯(D21)、第五LED灯(D22)、第六LED灯(D23)、第七LED灯(D24)、第八LED灯(D25)、第九LED灯(D26)，所述第一LED灯(D1)的负极与第九电阻(R9)串接后接地，第一LED灯(D1)的正极接入到5V电源上，第二LED灯(D19)的负极与第二十七电阻(R27)串接后接入到处理器核心控制模块FPGA的U1H模块的135脚上，第三LED灯(D20)的负极与第二十八电阻(R28)串接后接入到处理器核心控制模块FPGA的U1H模块的136脚上，第四LED灯(D21)的负极与第九电阻(R9)串接后接入到处理器核心控制模块FPGA的U1H模块的137脚上，第五LED灯(D22)的负极与第三十电阻(R30)串接后接入到处理器核心控制模块FPGA的U1H模块的138脚上，第六LED灯(D23)的负极与第三十一电阻(R31)串接后接入到处理器核心控制模块FPGA的U1H模块的139脚上，第七LED灯(D24)的负极与第三十二电阻(R32)串接后接入到处理器核心控制模块FPGA的U1H模块的140脚上，第八LED灯(D25)的负极与第三十三电阻(R33)串接后接入到处理器核心控制模块FPGA的U1H模块的141脚上，第九LED灯(D26)的负极与第三十四电阻(R34)串接后接入到处理器核心控制模块FPGA的U1H模块的142脚上，第二LED灯(D19)、第三LED灯(D20)、第四LED灯(D21)、第五LED灯(D22)、第六LED灯(D23)、第七LED灯(D24)、第八LED灯(D25)、第九LED灯(D26)的正极均接入到电源模块的VCCIO接口上。
8.根据权利要求1所述的一种模块化机载存储器读写装置，其特征在于：电源模块包括3.3V电源电路、2.5V电源电路和1.2V电源电路，所述3.3V电源电路包括第一电源芯片(U5)、第三十二电容(C32)、第三十三电容(C33)、第三十四电容(C34)、第三十五电容(C35)、按钮开关二(J4)，第一电源芯片(U5)的1脚接地，第一电源芯片(U5)的3脚与第三十三电容(C33)串接后接地，第三十二电容(C32)的正极与第一电源芯片(U5)的3脚相连，第三十二电容(C32)的负极接地，第一电源芯片(U5)的3脚接入到5V电源上，第一电源芯片(U5)的2脚与第三十四电容(C34)串接后接地，第三十五电容(C35)的正极与第一电源芯片(U5)的2脚相连，第三十五电容(C35)的负极接地，第一电源芯片(U5)的2脚与按钮开关二(J4)串接后形成VCCIO接口；
2.5V电源电路包括第二电源芯片(U6)、第四十电容(C40)、第四十一电容(C41)、第四十二电容(C42)、第四十三电容(C43)、按钮开关三(J5)，所述第二电源芯片(U6)的1脚接地，第四十电容(C40)的正极与第二电源芯片(U6)的3脚相连，第四十电容(C40)的负极接地，第二电源芯片(U6)的3脚与第四十一电容(C41)串接后接地，第二电源芯片(U6)的3脚接入到5V电源上，第二电源芯片(U6)的2脚与第四十二电容(C42)串接后接地，第四十三电容(C43)的正极与第二电源芯片(U6)的2脚相连，第四十三电容(C43)的负极接地，第二电源芯片(U6)的2脚与按钮开关三(J5)串接后形成VCCA接口；
1.2V电源电路包括第三电源芯片(U7)、第三十六电容(C36)、第三十七电容(C37)、第三十八电容(C38)、第三十九电容(C39)、按钮开关四(J6)，所述第三电源芯片(U7)的1脚接地，第三十六电容(C36)的正极与第三电源芯片(U7)的3脚相连，第三十六电容(C36)的负极接地，第三电源芯片(U7)的3脚与第三十七电容(C37)串接后接地，第三电源芯片(U7)的2脚与第三十八电容(C38)串接后接地，第三十九电容(C39)的正极与第三电源芯片(U7)的2脚相连，第三十九电容(C39)的负极接地，第三电源芯片(U7)的2脚与按钮开关四(J6)串接后形成VCCINT接口。
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