CN105933090A - 一种多核并行scma译码系统 - Google Patents

Abstract

本发明公开了一种多核并行SCMA译码系统，包括数据分发模块、译码控制模块、码本存储模块、译码数据存储模块、M个子译码器，所述数据分发模块连接所述M个子译码器，用于将待译码数据分成M份，并分别对应发送到M个子译码器中；所述译码数据存储模块连接所述数据分发模块；所述码本存储模块连接所述数据分发模块；所述译码控制模块连接所述数据分发模块；所述子译码器用于对待译码数据进行译码，并将译码结果进行输出，且M个所述子译码器并行译码，其中M为大于1的整数。本发明的一种多核并行SCMA译码系统通过采用子译码器并行译码的方式，极大地降低了译码系统处理时延，提高了吞吐率。

Description

一种多核并行SCMA译码系统

技术领域

本发明涉及无线通信译码领域，特别涉及一种多核并行SCMA译码系统。

背景技术

SCMA，即稀疏码多址接入，作为第五代移动通信物理层多址接入候选技术之一，近年来称为新一代移动通信的研究热点。相比正交多址接入技术，SCMA在使用相同频谱的情况下，通过引入码域的多址，大大提升了频谱效率，通过使用数量更多的载波组，并调整稀疏度(多个子载波中单用户承载数据的子载波数)，频谱效率可以提升3倍甚至更高。在第五代移动通信中的应用场景中，低时延高吞吐率场景主要面向车联网、工业控制等垂直行业的特殊应用需求，这类应用对时延具有极高的指标要求。

然而，现有的技术均不能实现对实时数据进行满负荷流水式处理，因此也就无法满足高吞吐率、低时延的指标要求。

发明内容

本发明在于克服现有技术的上述不足，提供一种能够对实时数据进行满负荷流水式处理、吞吐率高、延时低的多核并行SCMA译码系统。

为了实现上述发明目的，本发明采用的技术方案是：

一种多核并行SCMA译码系统，包括数据分发模块、译码控制模块、码本存储模块、译码数据存储模块、M个子译码器，

所述数据分发模块连接所述M个子译码器，用于将待译码数据分成M份，并分别对应发送到M个子译码器中；

所述译码数据存储模块连接所述数据分发模块，用于存储所述待译码数据，所述数据分发模块还用于读取并处理所述待译码数据；

所述码本存储模块连接所述数据分发模块，用于存储码本矩阵信息，所述数据分发模块还用于读取对应的码本矩阵信息；

所述译码控制模块连接所述数据分发模块，用于发送使能信号到所述数据分发模块，所述数据分发模块还用于根据所述使能信号发送对应的码本矩阵信息到对应的子译码器中；

所述子译码器用于对待译码数据进行译码，并将译码结果进行输出，且M个所述子译码器并行译码，其中M为大于1的整数。

进一步地，所述子译码器包括欧氏距离计算单元、欧氏距离存储单元、迭代计算单元、似然比计算单元，

所述欧氏距离计算单元连接所述欧氏距离存储单元，用于计算译码器每个物理资源节点上的欧氏距离，并将所述欧氏距离发送到所述欧氏距离存储单元，所述物理资源节点上包括待译码数据的实部和虚部；

所述欧氏距离存储单元连接所述迭代计算单元，用于将所述欧氏距离发送到所述迭代计算单元；

所述迭代计算单元连接所述似然比计算单元，用于根据所述欧氏距离迭代更新物理资源节点和变量节点，并将迭代结果发送到所述似然比计算单元；

所述似然比计算单元用于根据所述迭代结果计算似然比并进行输出。

进一步地，所述数据分发模块包括8×M个FIFO存储器，每8个FIFO存储器分别存储有对应的4个物理资源节点上的待译码数据的实部和虚部。

进一步地，所述码本矩阵信息包括实部和虚部，每个所述子译码器的欧氏距离计算单元采用并行结构，每个所述欧氏距离计算单元包括第一、第二、第三乘法器、第一、第二、第三加法器，所述待存储数据的实部与所述码本矩阵信息的实部通过第一加法器做差，并将做差后的结果通过第一乘法器进行平方运算，所述待存储数据的虚部与所述码本矩阵信息的虚部通过第二加法器做差，并将做差后的结果通过第二乘法器进行平方运算，所述第乘法器的输出与所述第二乘法器的输出通过所述第三加法器进行加法运算，所述第三加法器的输出与噪声功率的倒数通过第三乘法器做乘法运算后输出到所述迭代计算单元。

进一步地，所述迭代计算单元的迭代次数阈值为一预定值，所述迭代次数根据计数器计算，当判断所述计数器计算的迭代次数小于或等于所述预定值时，迭代次数增加一次，并将该次计算结果反馈到所述迭代计算单元输入端。

进一步地，当判断所述计数器计算的迭代次数小于或等于所述预定值时，迭代停止，将该次计算结果输出到所述似然比计算单元，并对所述计数器进行重置。

进一步地，所述欧氏距离存储单元包括4个RAM，每个所述RAM均采用乒乓结构对数据进行读写操作。

进一步地，所述迭代计算单元采用8级流水线结构，所述流水线结构的第一级、第二级做加法运算，第三极、第四级做比较运算，第五级做两级比较运算，第六级做加法运算、第七级、第八级分别做一次寄存。

与现有技术相比，本发明的有益效果

1、本发明的一种多核并行SCMA译码系统通过采用子译码器并行译码的方式，极大地降低了译码系统处理时延，提高了吞吐率。

2、本发明的一种多核并行SCMA译码系统的欧氏距离计算单元采用并行处理结构，在不降低处理时间的条件下，极大地节约了硬件资源。

3、本发明的一种多核并行SCMA译码系统的欧氏距离存储单元采用乒乓结构对数据进行读写操作，实现了对数据流的无缝缓冲和处理。

附图说明

图1是本发明的多核并行SCMA译码系统模块框图。

图2是本发明系统的子译码器模块框图。

图3是本发明子译码器中的欧氏距离计算单元结构框图。

图4是本发明子译码器中的欧氏距离存储单元结构框图。

图5是本发明子译码器内部结构框图。

图6是本发明子译码器的迭代计算单元结构框图。

图7是图6中A处的具体结构图。

具体实施方式

下面结合具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。

实施例1：

图1所示是本发明的一种多核并行SCMA译码系统模块框图，包括数据分发模块、译码控制模块、码本存储模块、译码数据存储模块、M个子译码器，

所述数据分发模块连接所述M个子译码器，用于将待译码数据分成M份，并分别对应发送到M个子译码器中；

所述译码数据存储模块连接所述数据分发模块，用于存储所述待译码数据，所述数据分发模块还用于读取并处理所述待译码数据；

所述码本存储模块连接所述数据分发模块，用于存储码本矩阵信息，所述数据分发模块还用于读取对应的码本矩阵信息；

所述译码控制模块连接所述数据分发模块，用于发送使能信号到所述数据分发模块，所述数据分发模块还用于根据所述使能信号发送对应的码本矩阵信息到对应的子译码器中；

所述子译码器用于对待译码数据进行译码，并将译码结果进行输出，且M个所述子译码器并行译码，其中M为大于1的整数。

以4个物理资源块，6个用户的连接方式，4次迭代译码的方式为例，每一个用户的码本信息均提前存储在寄存器中，根据译码控制模块给出的使能信号，输出对应的码本到对应子译码器中。

本发明的一种多核并行SCMA译码系统通过采用子译码器并行译码的方式，极大地降低了译码系统处理时延，提高了吞吐率。

具体的，参看图2，所述子译码器包括欧氏距离计算单元、欧氏距离存储单元、迭代计算单元、似然比计算单元，

所述欧氏距离计算单元连接所述欧氏距离存储单元，用于计算译码器每个物理资源节点上的欧氏距离，并将所述欧氏距离发送到所述欧氏距离存储单元，所述物理资源节点上包括待译码数据的实部和虚部；

所述欧氏距离存储单元连接所述迭代计算单元，用于将所述欧氏距离发送到所述迭代计算单元；

所述迭代计算单元连接所述似然比计算单元，用于根据所述欧氏距离迭代更新物理资源节点和变量节点，并将迭代结果发送到所述似然比计算单元；

所述似然比计算单元用于根据所述迭代结果计算似然比并进行输出。

具体的，所述数据分发模块包括8×M个FIFO存储器，每8个FIFO存储器分别存储有对应的4个物理资源节点上的待译码数据的实部和虚部。

进一步地，所述码本矩阵信息包括实部和虚部，每个所述子译码器的欧氏距离计算单元采用并行结构，每个所述欧氏距离计算单元包括第一、第二、第三乘法器、第一、第二、第三加法器，所述待存储数据的实部与所述码本矩阵信息的实部通过第一加法器做差，并将做差后的结果通过第一乘法器进行平方运算，所述待存储数据的虚部与所述码本矩阵信息的虚部通过第二加法器做差，并将做差后的结果通过第二乘法器进行平方运算，所述第乘法器的输出与所述第二乘法器的输出通过所述第三加法器进行加法运算，所述第三加法器的输出与噪声功率的倒数通过第三乘法器做乘法运算后输出到所述迭代计算单元。

在一个实施例中，子译码器收到的待译码数据的实部、虚部以及码本的实部、虚部送入到欧氏距离计算单元中同时计算每个物理资源节点上的欧氏距离计算值，计算欧氏距离采用4并行结构，每个欧氏距离计算单元使用3个乘法器以及3个加法器，首先接收信号的实部和虚部分别与码本矩阵的实部和虚部做差，然后再对做差后的信号求平方和，平方和再与噪声功率的倒数做乘法运算。

因为子译码器中的欧氏距离计算单元采用4并行结构，所以译码数据存储单元输出一个数据要保持4个时钟周期，对应着4个码本信息。码本存储单元每次输出4个物理资源节点的总共64个码本信息，这64个码本信息中包含了4个物理资源节点所需要的码本，每个物理资源节点16个。

具体的参看图3，包括3个乘法器和3个加法器，4个时钟周期可以得到一个载波的64个欧氏距离值，4个周期后4个载波的所有欧氏距离值都可以得到，计算公式如下：

$f_n(y_n,m_1,m_2,m_3,N_{0,n},H_n)=\frac{-1}{N_{0,n}}{||y_n-\left(h_{n,1}{C}_{1,n}\right(m_1)+h_{n,2}{C}_{2,n}(m_2)+h_{n,3}{C}_{3,n}(m_3\left)\right)||}^2$

本发明的一种多核并行SCMA译码系统的欧氏距离计算单元采用并行处理结构，在不降低处理时间的条件下，极大地节约了硬件资源。

具体的，所述迭代计算单元的迭代次数阈值为一预定值，所述迭代次数根据计数器计算，当判断所述计数器计算的迭代次数小于或等于所述预定值时，迭代次数增加一次，并将该次计算结果反馈到所述迭代计算单元输入端。

进一步地，当判断所述计数器计算的迭代次数小于或等于所述预定值时，迭代停止，将该次计算结果输出到所述似然比计算单元，并对所述计数器进行重置。

进一步地，所述欧氏距离存储单元包括4个RAM，每个所述RAM均采用乒乓结构对数据进行读写操作。

在一个实施例中，将计算出的每个物理资源节点上的欧氏距离存储在欧氏距离存储单元中,每个欧氏距离存储单元由4个RAM组成，将每个RAM分为A、B两部分，采用乒乓结构，数据写入时依次写入RAM1、RAM2、RAM3、RAM4，读取时RAM1、RAM2、RAM3、RAM4同时读取；

在本发明的一个具体实施例中，参看图4，欧氏距离存储单元功能是存储欧氏距离计算单元计算的4个载波的欧氏距离值供后级使用，因为有4个载波，欧氏距离存储单元由4个相同的如图7所示的存储单元构成，其中欧氏距离存储单元包含了4个RAM，RAM深度为16，宽度为256位。数据写入时，依次写入RAM1、RAM2、RAM3、RAM4，读取时RAM1、RAM2、RAM3、RAM4同时读取，同时送出64个欧式距离值，即一个载波的所有欧氏距离值。本发明将4个RAM分为A、B两部分，为了保证后级的正常流水，第一次读取是等待写入到RAM中的数据接近一半的时候，即写入时先写RAM的A部分，再写RAM的B部分读取也是先读取A部分，再读取B部分。这样分别写入A、B部分的时钟周期个数为4×8＝32，对应的依次读取的时钟周期也必须为32个。

本发明的一种多核并行SCMA译码系统的欧氏距离存储单元采用乒乓结构对数据进行读写操作，实现了对数据流的无缝缓冲和处理。

进一步地，所述迭代计算单元采用8级流水线结构，所述流水线结构的第一级、第二级做加法运算，第三极、第四级做比较运算，第五级做两级比较运算，第六级做加法运算、第七级、第八级分别做一次寄存。

将欧氏距离存储单元的数据送入到迭代计算单元中，每完成一次计算表示迭代一次，当达到预定的迭代次数后，将迭代结果输出送给下一级似然比计算单元，迭代结构采用8级流水，第一、二级做加法运算、第三、四级分别做比较运算，第五级做两级比较运算，第六级做加法运算，第七、八级分别做一次寄存，第一二级流水线的加法模块是一个五输入四输出的加法器，其中一个信号分别与另外四个信号做加法，采用这种结构与直接做加法可以节约48个加法器，迭代完一次以后，将输出结果再反馈到迭代计算单元的输入，直到达到迭代次数以后，将最后一次迭代的结果输出，传递给下一级似然比计算单元，计算似然比。

在本发明的一个具体实施例中，迭代计算单元每八个时钟周期可以得到一组迭代结果，四次迭代共需要32个时钟周期，与前级欧氏距离存储单元的要求一致，可以使迭代计算单元工作在满负荷的流水状态。

具体的，参看图5、图6、图7，迭代过程分为物理资源节点更新和变量节点更新。

物理资源节点更新过程如下公式所示：

$I_{g\→v_1}\left(m_1\right)=\underset{m_2=1}{\overset{M}{\Σ}}\underset{m_3=1}{\overset{M}{\Σ}}{\mathrm{\φ}}_n(y_n,m_1,m_2,m_3,N_{0,n},H_n)\left(I_{v_2\→g}\right(m_2\left)I_{v_3\→g}\right(m_3\left)\right)$

由雅克比等式可得：

$\begin{array}{c}\ln \left(I_{g\→v_1}\right(m_1\left)\right)=\ln \left(\underset{m_2=1}{\overset{M}{\Σ}}\underset{m_3=1}{\overset{M}{\Σ}}\exp \right(f_n\left(y_n,m_1,m_2,m_3,N_{0,n},H_n\right)+{\mathrm{LI}}_{v_2\→g}\left(m_2\right)+{\mathrm{LI}}_{v_3\→g}\left(m_3\right)\left)\right)\\ =\underset{m_2,m_3}{\max }*\{f_n(y_n,m_1,m_2,m_3,N_{0,n},H_n)+\ln \left(I_{v_2\→g}\right(m_2\left)\right)+\ln \left(I_{v_3\→g}\right(m_3\left)\right)\}\\ \≈\underset{m_2,m_3}{\max }\{f_n(y_n,m_1,m_2,m_3,N_{0,n},H_n)+\ln \left(I_{v_2\→g}\right(m_2\left)\right)+\ln \left(I_{v_3\→g}\right(m_3\left)\right)\}\end{array}$

变量节点更新过程如下公式所示：

$I_{v\→g_1}\left(m\right)=normalize\left({\mathrm{ap}}_v\right(m\left)I_{g_2\→v}\right(m\left)\right)=\frac{{\mathrm{ap}}_v\left(m\right)I_{g_2\→v}\left(m\right)}{{\Σ}_s{\mathrm{ap}}_v\left(m_s\right)-I_{g_2\→v}\left(m_s\right)}$

由雅克比等式可得：

$\begin{array}{c}\ln \left(I_{v\→g_1}\right(m\left)\right)=\ln \left(\frac{{\mathrm{ap}}_v\left(m\right)I_{g_2\→v}\left(m\right)}{{\Σ}_s{\mathrm{ap}}_v\left(m_s\right)I_{g_2\→v}\left(m_s\right)}\right)\\ =\ln \left({\mathrm{ap}}_v\right(m\left)\right)+\ln \left(I_{g_2\→v}\right(m\left)\right)-\ln \left({\Σ}_s\exp \right(\ln \left({\mathrm{ap}}_v\left(m_s\right)\right)+\ln \left(I_{g_2\→v}\left(m_s\right)\right)\left)\right)\\ \≈\ln \left({\mathrm{ap}}_v\right(m\left)\right)+\ln \left(I_{g_2\→v}\right(m\left)\right)-\underset{s}{\max }\{\ln \left({\mathrm{ap}}_v\right(m_s\left)\right)+\ln \left(I_{g_2\→v}\right(m_s\left)\right)\}\end{array}$

具体的，似然比计算入下公式所示：

$Q_v\left(m\right)={\mathrm{ap}}_v\left(m\right)I_{g_1\→v}\left(m\right)I_{g_2\→v}\left(m\right)$

$\begin{array}{c}LLRx=\log \left(\frac{P(b_x=0)}{P(b_x=1)}\right)=\log \left(\frac{{\Σ}_{m:b_{m,x}=0}{Q}_v\left(m\right)}{{\Σ}_{m:b_{m,x}=1}{Q}_v\left(m\right)}\right)\\ =\log \left(\underset{m:b_{m,x}=0}{\Σ}{Q}_v\right(m\left)\right)-\log \left(\underset{m:b_{m,x}=1}{\Σ}{Q}_v\right(m\left)\right)\end{array}$

由雅克比等式可得：

$ln\left(Q_v\right(m\left)\right)=ln\left({\mathrm{ap}}_v\right(m\left)\right)+ln\left(I_{g_1\→v}\right(m\left)\right)+ln\left(I_{g_2\→v}\right(m\left)\right)$

$\begin{array}{c}LLRx=\ln \left(\frac{P(b_x=0)}{P(b_x=1)}\right)=\ln \left(\frac{{\Σ}_{m:b_{m,x}=0}{Q}_v\left(m\right)}{{\Σ}_{m:b_{m,x}=1}{Q}_v\left(m\right)}\right)\\ =\ln \left(\underset{m:b_{m,x}=0}{\Σ}{Q}_v\right(m\left)\right)-\ln \left(\underset{m:b_{m,x}=1}{\Σ}{Q}_v\right(m\left)\right)\\ \≈\underset{m:b_{m,x}=0}{\max }\left(\ln \right(Q_v\left(m\right)\left)\right)-\underset{m:b_{m,x}=1}{\max }\left(\ln \right(Q_v\left(m\right)\left)\right)\end{array}$

通过上述公式进行对应的计算均属于现有技术，在此不再赘述。

上面结合附图对本发明的具体实施方式进行了详细说明，但本发明并不限制于上述实施方式，在不脱离本申请的权利要求的精神和范围情况下，本领域的技术人员可以作出各种修改或改型。

Claims (8)

1.一种多核并行SCMA译码系统，其特征在于，包括数据分发模块、译码控制模块、码本存储模块、译码数据存储模块、M个子译码器，

所述数据分发模块连接所述M个子译码器，用于将待译码数据分成M份，并分别对应发送到M个子译码器中；

所述译码数据存储模块连接所述数据分发模块，用于存储所述待译码数据，所述数据分发模块还用于读取并处理所述待译码数据；

所述码本存储模块连接所述数据分发模块，用于存储码本矩阵信息，所述数据分发模块还用于读取对应的码本矩阵信息；

所述译码控制模块连接所述数据分发模块，用于发送使能信号到所述数据分发模块，所述数据分发模块还用于根据所述使能信号发送对应的码本矩阵信息到对应的子译码器中；

所述子译码器用于对待译码数据进行译码，并将译码结果进行输出，且M个所述子译码器并行译码，其中M为大于1的整数。

2.根据权利要求1所述的一种多核并行SCMA译码系统，其特征在于，所述子译码器包括欧氏距离计算单元、欧氏距离存储单元、迭代计算单元、似然比计算单元，

所述欧氏距离计算单元连接所述欧氏距离存储单元，用于计算译码器每个物理资源节点上的欧氏距离，并将所述欧氏距离发送到所述欧氏距离存储单元，所述物理资源节点上包括待译码数据的实部和虚部；

所述欧氏距离存储单元连接所述迭代计算单元，用于将所述欧氏距离发送到所述迭代计算单元；

所述迭代计算单元连接所述似然比计算单元，用于根据所述欧氏距离迭代更新物理资源节点和变量节点，并将迭代结果发送到所述似然比计算单元；

所述似然比计算单元用于根据所述迭代结果计算似然比并进行输出。

3.根据权利要求2所述的一种多核并行SCMA译码系统，其特征在于，所述数据分发模块包括8×M个FIFO存储器，每8个FIFO存储器分别存储有对应的4个物理资源节点上的待译码数据的实部和虚部。

4.根据权利要求3所述的一种多核并行SCMA译码系统，其特征在于，所述码本矩阵信息包括实部和虚部，每个所述子译码器的欧氏距离计算单元采用并行结构，每个所述欧氏距离计算单元包括第一、第二、第三乘法器、第一、第二、第三加法器，所述待存储数据的实部与所述码本矩阵信息的实部通过第一加法器做差，并将做差后的结果通过第一乘法器进行平方运算，所述待存储数据的虚部与所述码本矩阵信息的虚部通过第二加法器做差，并将做差后的结果通过第二乘法器进行平方运算，所述第乘法器的输出与所述第二乘法器的输出通过所述第三加法器进行加法运算，所述第三加法器的输出与噪声功率的倒数通过第三乘法器做乘法运算后输出到所述迭代计算单元。

5.根据权利要求2或3所述的一种多核并行SCMA译码系统，其特征在于，所述迭代计算单元的迭代次数阈值为一预定值，所述迭代次数根据计数器计算，当判断所述计数器计算的迭代次数小于或等于所述预定值时，迭代次数增加一次，并将该次计算结果反馈到所述迭代计算单元输入端。

6.根据权利要求5所述的一种多核并行SCMA译码系统，其特征在于，当判断所述计数器计算的迭代次数小于或等于所述预定值时，迭代停止，将该次计算结果输出到所述似然比计算单元，并对所述计数器进行重置。

7.根据权利要求2或3所述的一种多核并行SCMA译码系统，其特征在于，所述欧氏距离存储单元包括4个RAM，每个所述RAM均采用乒乓结构对数据进行读写操作。

8.根据权利要求2或3所述的一种多核并行SCMA译码系统，其特征在于，所述迭代计算单元采用8级流水线结构，所述流水线结构的第一级、第二级做加法运算，第三极、第四级做比较运算，第五级做两级比较运算，第六级做加法运算、第七级、第八级分别做一次寄存。