CN105897631A - 客房夜起引导系统 - Google Patents

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蒋汉柏
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Abstract

本发明提供一种降低CGMII接口时钟频率的方法及装置，方法包括：将CGMII接口的单通道扩展为二十通道；设置数据块计数器和包间隙计数器，数据块计数器用于监视数据块的数量，包间隙计数器用于调整插入包间隙的数量；以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在二十条通道并行插入间隙包；在数据块计数器达到16383时，将包间隙计数器的值初始为20。上述方法一方面降低了CGMII接口的时钟频率从而使得流控制机制设计得以实现，另一方面在不影响IEEE协议实现功能的情况下使得PCS块的设计能够很好的得到简化，同时也很好的保证了传输数据带宽。

Description

客房夜起引导系统
技术领域
本发明涉及通信技术领域，具体涉及IEEE 802.3ba协议中在对CGMII(100Gigabit Media Independent Interface，媒体介质无关接口)接口降频处理后为了保证在物理编码子层(Phycical CodingSublayer，简称PCS)中插入对齐标志时不影响线速而采用的一种基于传统空闲字符计数(Deficit Idle Count，简称DIC)技术的降低CGMII接口时钟频率的方法及装置。
背景技术
IEEE 802.3ba协议中规定，100G以太网数据链路层(Networkdata link layer)与物理编码子层(Physical Coding Sublayer，简称PCS层)间的可选CGMII接口为64比特数据位宽的数据和8比特数据位宽的控制码。每一比特的控制码对应8比特数据位宽的数据，这样就将64比特的数据分为8个8比特数据位宽的虚拟逻辑通道。
为了满足带宽要求，需要在传输的数据包与数据包之间根据DIC机制有规律的插入一定数量的间隙包(Inter Packet Gap，简称IPG)。但是，由于带宽达到100Gbps，如果使用单一64比特的数据位宽，CGMII接口时钟频率可达到1562.5MHZ，这么高的频率在实际工程中难以实现间隙包有规律的插入。协议中对于PCS层插入对齐占位标志模块(Alignment)的描述是每隔16383个数据块定时插一个Alignment标记，但是在实际工程实现过程中，PCS层中的数据流是不能出现Unknown的，如果设计在16383数目的码块后插Alignment模块的话，那就必须将前一拍的码块用先入先出队列(First Input First output，简称FIFO)寄存，这样在经过相当长一段时间后FIFO将满，导致流控机制难以实现。
发明内容
有鉴于此，本发明实施例的目的在于提供一种降低CGMII接口时钟频率的方法及装置，以解决在插入对齐占位标志模块中流控机制难以实现的技术问题。
为了实现上述目的，本发明实施例采用的技术方案如下：
第一方面，本发明实施例提供一种降低CGMII接口时钟频率的方法，所述方法包括：
将所述CGMII接口的单通道扩展为二十通道，其中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ；
设置数据块计数器和包间隙计数器，其中所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量，其中，所述数据块计数器以16383个数据块为周期；
以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包；
在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。
进一步地，所述所述根据单通道的空闲字符计数计算法则计算出插入包间隙的数量的步骤包括：
在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12，其中，将根据空闲字符计数规则插入的包间隙数量与12进行比较，当插入的包间隙数量大于12，将当前空闲字符计数值减去包间隙数量与12之间的差值；当插入的包间隙数量小于12时，将当前空闲字符计数值增加包间隙数量与12之间的差值。
进一步地，在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12的步骤中：
所述插入的包间隙数量使得所述空闲字符计数值大于等于0且小于等于7。
进一步地，所述在所述二十条通道并行插入所述间隙包的步骤包括：
将所述包间隙并排插入所述二十通道内，使下一个包的开始标志位于所述二十通道中其中一个通道的第一个逻辑通道上。
进一步地，在上述方法中，所述在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20的步骤中：在每隔16383个数据块后插入对齐占位标志符。
第二方面，本发明实施例提供一种降低CGMII接口时钟频率的装置，所述装置包括：通道拓展单元、计数器单元、包间隙数量计算单元及对齐占位标志插入单元；
所述通道拓展单元，用于将所述CGMII接口的单通道扩展为二十通道，其中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ；
所述计数器单元，用于设置数据块计数器和包间隙计数器，其中所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量，其中，所述数据块计数器以16383个数据块为周期；
所述包间隙数量计算单元，用于以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包；
所述对齐占位标志插入单元，用于在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。
进一步地，上述包间隙数量计算单元在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12，其中，将根据空闲字符计数规则插入的包间隙数量与12进行比较，当插入的包间隙数量大于12，将当前空闲字符计数值减去包间隙数量与12之间的差值；当插入的包间隙数量小于12时，将当前空闲字符计数值增加包间隙数量与12之间的差值。
进一步地，上述包间隙数量计算单元通过所述插入的包间隙数量使得所述空闲字符计数值大于等于0且小于等于7。
进一步地，上述包间隙数量计算单元将所述包间隙并排插入所述二十通道内，使下一个包的开始标志位于所述二十通道中其中一个通道的第一个逻辑通道上。
进一步地，所述对齐占位标志插入单元在每隔16383个数据块后插入对齐占位标志符。
相对于现有技术，以单通道DIC机制为基础衍生出来二十通道DIC机制，在发送数据块的同时连续计数，以16383个计数值为周期，在一个计数周期结束时，在二十个通道中同时插入66比特数据位宽的占位数据块(此数据块是作为在PCS的子模块Alignment模块中的标志块，当识别到此标志块时会将此标志块替换成具体的Alignment块)，同时将一变量赋值为20，当后续插入IPG数目大于或者等于一个数据块时，将变量值减去1，当变量值回归0时，后续插入正常数目的IPG。一方面因为降低了CGMII接口的时钟频率从而使得设计得以实现，另一方面在不影响IEEE协议实现功能的情况下使得PCS块的设计能够很好的得到简化，同时也很好的保证了传输数据带宽。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本发明第一实施例提供的降低CGMII接口时钟频率的方法流程图。
图2是本发明第一实施例所涉及的单通道DIC机制示例发送图。
图3是本发明第一实施例中方法所采用的CGMII接口图。
图4是本发明第一实施例所提供的二十通道降频DIC机制图。
图5是本发明第二实施例所提供的降低CGMII接口时钟频率的装置的功能模块图。
主要元件符号说明
降低CGMII接口时钟频率的装置 200
通道拓展单元 210
计数器单元 220
包间隙数量计算单元 230
对齐占位标志插入单元 240
具体实施方式
下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
第一实施例
请参照图1，是本发明第一实施例提供一种降低CGMII接口时钟频率的方法。下面将对图1所示的具体流程和步骤进行详细阐述，具体如下。
步骤S111，将所述CGMII接口的单通道扩展为二十通道。
在本实施例中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ。
步骤S112，设置数据块计数器和包间隙计数器，所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量。
在本实施例中，所述所述数据块计数器以16383个数据块为周期。
步骤S113，以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包。
在本实施例中，采用单通道DIC机制为基础衍生出来二十通道DIC机制。接下来，介绍DIC机制。
DIC是IEEE802.3协议中规定以太网数据包之间插入以太网帧间隔数目的一种机制，在数据包发送完时，根据余留逻辑通道数插入相应IPG数目以保证DIC值在调增后不超过12或低于0。DIC数值的调整规则是用插入的IPG数量与12比较，当DIC数值大于12时，用当前DIC值要减去IP数量与数值12之间的差值，当插入的IPG数目小于12时，当前DIC值要增加IPG与数值12之间的差值。插入的IPG数要保证不能使得DIC大于7或者小于0。
在本实施例中，二十个通道中任意一个通道的接口带宽为5Gbps，数据位宽为8个字节，时钟频率为78.125MHz。根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量的方法如下，假设需要插入的IPG数目为I，则线速公式如下
((8+I+B)*8)/NT＝5Gbps
其中，T为周期，B为数据包长度，N为周期的数目，由上述线速公式可以得到IPG数目与一定周期数目N的关系，如下
8+B+I＝8N
根据以太网的规定，以太网包长不得小于64个字节，根据公式2，N要至少等于9，IPG数目才是为正。所以设计规定小于80字节的数据包插入的IPG数目由能保证下一个包的开始字节在通道0上的值加上8个IPG决定。在实际情况中，IPG数目一般不会超过24，也就是N与B之间一般不会相差超过24，所以设计当包长超过796字节时，插入的IPG数目由能保证下一个包的开始字节在通道0上的值，包长介于两个字节中间的数据包，相邻两个数据之间插入的IPG数目多8个字节，什么时候加8个字节取决于上一个包余留的信息，设置一个标志位，假如上一个数据包的IPG没有加8，则将此标志位置1。本发明方法可以将接口频率降低到78.125MHz，根据特定DIC方法插入IPG数目发送。
假定有三个数据包需要发送，包长分别是65字节，67字节和66字节，根据上述规则插入的IPG数目分别是15，13和14。具体结果参照表1。
表1
请参照图3，图3是本发明方法将协议规定的单通道拓展成二十通道，这样CGMII数据位宽为1280比特，接口频率由1562.5MHZ降低到78.125MHZ，这样就可以保证实际工程中设计的实现。其中，每个所述二十通道包括8个逻辑通道，每个逻辑通道为一个字节的数据位宽。
将连续二十个8逻辑通道由串行关系转变成了并行关系，由此衍生出来的多通道DIC机制就是将原本插在一个单通道后面的IPG现在进行并排插，只要保证下一个包的开始标志位于所述二十通道中其中一个通道的第一个逻辑通道上。具体地，当数据发送到数据包结尾端时，数据包长度为9字节，此时假如要插15个字节的IPG，其中的7个字节紧跟着插在第二通道数字结束字节的后面，还有8个字节填在第三个通道上而不是填在第二通道的下一8字节上。
步骤S114，在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。
请参照图4，所述数据块计数器达到16383时，二十个通道同时插入Alignment占位标志，这个占位标志符可以根据设计工程师的个人喜爱去设定，只要不会和协议规定的有用数据形式相冲突就可以。在数据块计数器达到16383时，设置包间隙计数器的值为20，此后所有插入IPG的调整都是为了让包间隙计数器的值回到初值0。这样做的原因是因为在数据块计数器满一个周期时数据流中多插入了1280位宽的占位符，这样导致带宽下降，为了维持协议规定的两个以太网包间隔IPG个数平均为12，就需要调整后期插入IPG的个数。比如，此时计数值为20，数据包结尾端数据长度为9字节，此时需要插入15字节的IPG，因为此时计数器值不为0，所有考虑直接插7个字节，忽略掉8个字节，因为这8个字节正好是填满第三个通道的8字节，此时计数值减去1，如此循环一直到计数值为0，后续的插入才变成正常插入。
第二实施例
请参照图5，图5是本发明实施例提供的降低CGMII接口时钟频率的装置200功能模块示意图。所述装置包括通道拓展单元210、计数器单元220、包间隙数量计算单元230及对齐占位标志插入单元240。
所述通道拓展单元210，用于将所述CGMII接口的单通道扩展为二十通道，其中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ。
所述计数器单元220，用于设置数据块计数器和包间隙计数器，所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量，其中，所述数据块计数器以16383个数据块为周期。
所述包间隙数量计算单元230，用于以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包。
在本实施例中，所述包间隙数量计算单元230在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12，其中，将根据空闲字符计数规则插入的包间隙数量与12进行比较，当插入的包间隙数量大于12，将当前空闲字符计数值减去包间隙数量与12之间的差值；当插入的包间隙数量小于12时，将当前空闲字符计数值增加包间隙数量与12之间的差值。
在本实施例中，进一步地，所述包间隙数量计算单元230通过所述插入的包间隙数量使得所述空闲字符计数值大于等于0且小于等于7。
在本实施例中，所述包间隙数量计算单元230将所述包间隙并排插入所述二十通道内，使下一个包的开始标志位于所述二十通道中其中一个通道的第一个逻辑通道上。其中，每个所述二十通道包括8个逻辑通道，每个逻辑通道为一个字节的数据位宽。
所述对齐占位标志插入单元240，用于在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。
具体地，所述对齐占位标志插入单元在每隔16383个数据块后插入对齐占位标志符。
综上所述，本发明实施例提供的降低CGMII接口时钟频率的方法及装置，以单通道DIC机制为基础衍生出来二十通道DIC机制，在发送数据块的同时连续计数，以16383个计数值为周期，在一个计数周期结束时，在二十个通道中同时插入66比特数据位宽的占位数据块(此数据块是作为在PCS的子模块Alignment模块中的标志块，当识别到此标志块时会将此标志块替换成具体的Alignment块)，同时将一变量赋值为20，当后续插入IPG数目大于或者等于一个数据块时，将变量值减去1，当变量值回归0时，后续插入正常数目的IPG。一方面因为降低了CGMII接口的时钟频率从而使得设计得以实现，另一方面在不影响IEEE协议实现功能的情况下使得PCS块的设计能够很好的得到简化，同时也很好的保证了传输数据带宽。
以上所述，仅为本发明的具体实施方式，但本发明的保护并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术内，可轻易想到变化或替换，都应涵盖在本发明的保护之内。因此，本发明的保护应所述以权利要求的保护为准。

Claims (10)

1.一种降低CGMII接口时钟频率的方法，其特在于，包括：
将所述CGMII接口的单通道扩展为二十通道，其中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ；
设置数据块计数器和包间隙计数器，所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量，其中，所述数据块计数器以16383个数据块为周期；
以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包；
在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。
2.如权利要求1所述的方法，其特征在于，所述根据单通道的空闲字符计数计算法则计算出插入包间隙的数量的步骤包括：
在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12，其中，将根据空闲字符计数规则插入的包间隙数量与12进行比较，当插入的包间隙数量大于12，将当前空闲字符计数值减去包间隙数量与12之间的差值；当插入的包间隙数量小于12时，将当前空闲字符计数值增加包间隙数量与12之间的差值。
3.如权利要求2所述的方法，其特征在于，在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12的步骤中：
所述插入的包间隙数量使得所述空闲字符计数值大于等于0且小于等于7。
4.如权利要求1所述的方法，其特征在于，所述在所述二十条通道并行插入所述间隙包的步骤包括：
将所述包间隙并排插入所述二十通道内，使下一个包的开始标志位于所述二十通道中其中一个通道的第一个逻辑通道上。
5.如权利要求1所述的方法，其特征在于，所述在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20的步骤中：
在每隔16383个数据块后插入对齐占位标志符。
6.一种降低CGMII接口时钟频率的装置，其特征在于，包括：通道拓展单元、计数器单元、包间隙数量计算单元及对齐占位标志插入单元；
所述通道拓展单元，用于将所述CGMII接口的单通道扩展为二十通道，其中，所述CGMII接口的数据位宽为1280比特，所述CGMII接口时钟频率由1562.5MHZ下降到78.125MHZ；
所述计数器单元，用于设置数据块计数器和包间隙计数器，所述数据块计数器用于监视数据块的数量，所述包间隙计数器用于调整插入包间隙的数量，其中，所述数据块计数器以16383个数据块为周期；
所述包间隙数量计算单元，用于以1280比特为发送数据位宽，当数据发送到数据包结尾端时，判断所在当前通道剩余多少个逻辑通道，根据单通道的空闲字符计数计算法则计算出需要插入包间隙的数量，在所述二十条通道并行插入所述间隙包；
所述对齐占位标志插入单元，用于在所述数据块计数器达到16383时，将所述包间隙计数器的值初始为20。
7.如权利要求6所述的装置，其特征在于：
所述包间隙数量计算单元在数据包发送完成时，根据余留逻辑通道数插入相应数量的包间隙，以保证空闲字符计数值调整后大于等于0且小于等于12，其中，将根据空闲字符计数规则插入的包间隙数量与12进行比较，当插入的包间隙数量大于12，将当前空闲字符计数值减去包间隙数量与12之间的差值；当插入的包间隙数量小于12时，将当前空闲字符计数值增加包间隙数量与12之间的差值。
8.如权利要求7所述的装置，其特征在于：
所述包间隙数量计算单元通过所述插入的包间隙数量使得所述空闲字符计数值大于等于0且小于等于7。
9.如权利要求6所述的装置，其特征在于：
所述包间隙数量计算单元将所述包间隙并排插入所述二十通道内，使下一个包的开始标志位于所述二十通道中其中一个通道的第一个逻辑通道上。
10.如权利要求6所述的装置，其特征在于：
所述对齐占位标志插入单元在每隔16383个数据块后插入对齐占位标志符。
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