CN103916217B - Xlgmii接口多通道降频dic机制的实现方法及装置 - Google Patents
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Abstract
本发明公开了一种XLGMII接口多通道降频DIC机制的实现方法及装置，涉及通信技术领域，该方法包括以下步骤：在数据包发送完时，插入相应IPG数目，保证0＜DIC≤12；将插入的IPG数目与12做比较，大于12时，DIC减去IPG数目与12的差值；小于12时，DIC增加IPG数目与12的差值；将单通道拓展成四通道，设置监视数据块个数变量、IPG数目调整变量；在数据发送EOP端时，计算出插入的IPG数目，四条通道并行插入IPG；监视数据块个数变量达到16383时，在四个通道的MAC层中同时插入对齐占位标志，设置IPG数目调整变量为4。本发明容易实现流控机制，能降低XLGMII接口的时钟频率，实现以太网高速接口设计；保证传输数据带宽。
Description
技术领域
本发明涉及通信技术领域，具体是涉及一种XLGMII接口多通道降频DIC机制的实现方法及装置。
背景技术
IEEE(Institute of Electrical and Electronics Engineers，电气电子工程师学会)802.3ba协议中规定，40Gbps以太网数据链路层与物理编码子层间的可选XLGMII(40Gigabit Media Independent Interface，媒体介质无关接口)接口为64比特数据位宽的数据和8比特数据位宽的控制码。每一比特的控制码对应8比特数据位宽的数据，这样就将64比特的数据分为8个8比特数据位宽的虚拟逻辑通道。
DIC(Deficit Idle Count，空闲字符计数)是IEEE802.3协议中规定以太网数据包之间插入以太网帧间隔数目的一种机制，为了满足带宽要求，需要在传输的数据包与数据包之间根据DIC机制有规律的插入一定数量的IPG(Inter-Packet Gap，包间隙)。协议中对于PCS(Physical Coding Sublayer，物理编码子层)层插入Alignment(对齐)模块的描述是每隔16383个数据块定时插一个对齐标记，但是在实际工程实现过程中，PCS层中的数据流是不能出现未知状态的，如果设计中在16383数目的码块后插对齐模块的话，那就必须将前一拍的码块用FIFO(First Input First Output，先入先出队列)寄存，这样在经过相当长一段时间后FIFO将满，导致流控机制难以实现，我们也不希望在XLGMII接口中引入几个协议规定外的管脚。由于带宽达到40Gbps，如果使用单一64比特的数据位宽，XLGMII接口时钟频率达到625MHZ，这么高频率的XLGMII接口时钟在实际工程中难以实现。
发明内容
本发明的目的是为了克服上述背景技术的不足，提供一种XLGMII接口多通道降频DIC机制的实现方法及装置，容易实现流控机制，能够降低XLGMII接口的时钟频率，实现以太网高速接口设计；在不影响IEEE协议实现功能的情况下，能够简化PCS模块中对齐子模块的设计复杂度，同时保证传输数据带宽。
本发明提供一种XLGMII接口多通道降频DIC机制的实现方法，包括以下步骤：
S1、在数据包发送完时，根据余留逻辑通道数插入相应包间隙IPG数目，以保证空闲字符计数DIC值调整后，0＜DIC≤12；将根据DIC规则插入的IPG数目与12做比较，当插入的IPG数目大于12时，当前DIC值减去IPG数目与12之间的差值；当插入的IPG数目小于12时，当前DIC值增加IPG数目与12之间的差值；将单通道拓展成四通道，XLGMII数据位宽为256比特，接口频率由625MHZ降低到156.25MHZ；将原本插在一个单通道后面通道的IPG并排插，保证下一个包的开始标志在每个通道的第一个逻辑通道上；
S2、设置两个计数变量：监视数据块个数变量、IPG数目调整变量，监视数据块个数变量用于监视数据块的个数，以16383个数据块为周期；IPG数目调整变量用于调整后续插入的IPG数目；
S3、在数据发送包结尾EOP端时，判断所在当前通道剩余多少个逻辑通道，根据单通道DIC计算法则计算出插入的IPG数目，四条通道并行插入IPG；
S4、所述监视数据块个数变量达到16383时，在四个通道的MAC层中同时插入对齐占位标志，设置IPG数目调整变量为4。
在上述技术方案的基础上，步骤S1中所述插入的IPG数目使0≤DIC≤7。
在上述技术方案的基础上，步骤S1中所述单通道中包含8个逻辑通道，每个逻辑通道为一个字节数据位宽。
本发明还提供一种XLGMII接口多通道降频DIC机制的实现装置，包括通道拓展单元、计数变量设置单元、IPG数目计算单元和对齐占位标志插入单元，其中：
所述通道拓展单元，用于：在数据包发送完时，根据余留逻辑通道数插入相应包间隙IPG数目，以保证空闲字符计数DIC值调整后，0＜DIC≤12；将根据DIC规则插入的IPG数目与12做比较，当插入的IPG数目大于12时，当前DIC值减去IPG数目与12之间的差值；当插入的IPG数目小于12时，当前DIC值增加IPG数目与12之间的差值；将单通道拓展成四通道，XLGMII数据位宽为256比特，接口频率由625MHZ降低到156.25MHZ；将原本插在一个单通道后面通道的IPG并排插，保证下一个包的开始标志在每个通道的第一个逻辑通道上；
所述计数变量设置单元，用于：设置两个计数变量：监视数据块个数变量、IPG数目调整变量，监视数据块个数变量用于监视数据块的个数，以16383个数据块为周期；IPG数目调整变量用于调整后续插入的IPG数目；
所述IPG数目计算单元，用于：在数据发送包结尾EOP端时，判断所在当前通道剩余多少个逻辑通道，根据单通道DIC计算法则计算出插入的IPG数目，四条通道并行插入IPG；
所述对齐占位标志插入单元，用于：所述监视数据块个数变量达到16383时，在四个通道的MAC层中同时插入对齐占位标志，设置IPG数目调整变量为4。
在上述技术方案的基础上，所述插入的IPG数目使0≤DIC≤7。
在上述技术方案的基础上，所述单通道中包含8个逻辑通道，每个逻辑通道为一个字节数据位宽。
与现有技术相比，本发明的优点如下：
(1)本发明将PCS层中Lane Distribution(通道分发)功能移动到MAC(MediumAccess Control，介质访问控制)层中，通过将XLGMII接口拓宽来实现降低接口频率的目的，然后在MAC层的RS(Reconciliation Sublayer，协调子层)子层模块中计数，插入标志位，以供PCS层识别替换，容易实现流控机制，这样就解决了在插入对齐标志功能模块中流控机制难以实现的问题。
(2)本发明以单通道DIC机制为基础，衍生出四通道DIC机制，在发送数据块的同时连续计数，以16383个计数值为周期，在一个计数周期结束时，在四个通道中同时插入66比特数据位宽的占位数据块(此数据块是作为在PCS的子模块对齐模块中的标志块，当识别到此标志块时，会将此标志块替换成具体的对齐模块)，同时将IPG数目调整变量赋值为4，当后续插入IPG数目大于或者等于一个数据块时，将变量值减去1，当变量值回归0时，后续插入正常数目的IPG。本发明能够降低XLGMII接口的时钟频率，实现以太网高速接口设计；在不影响IEEE协议实现功能的情况下，能够简化PCS模块中对齐子模块的设计复杂度，通过多通道DIC机制保证传输数据带宽。
附图说明
图1是单通道DIC机制的发送示意图。
图2是XLGMII接口的示意图。
图3是四通道DIC机制的示意图。
图4是本发明实施例中四通道降频DIC的示意图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步的详细描述。
本发明实施例提供一种XLGMII接口多通道降频DIC机制的实现方法，包括以下步骤：
S1、在数据包发送完时，根据余留逻辑通道数插入相应IPG(包间隙)数目，以保证DIC(空闲字符计数)值调整后，0＜DIC≤12；将根据DIC规则插入的IPG数目与12做比较，当插入的IPG数目大于12时，当前DIC值要减去IPG数目与数值12之间的差值，当插入的IPG数目小于12时，当前DIC值要增加IPG数目与数值12之间的差值。
插入的IPG数目使0≤DIC≤7。参见图1所示，图中S表示前导码的开始控制字，DP表示前导码数据部分，SFD表示帧鉴定控制字段，Fr表示有效数据部分，I表示空闲控制字。图1中连续发送包的数据包长分别为65字节，67字节，66字节，65字节，69字节，当发送65字节的最后一个字节后，此时剩余7个逻辑通道(单通道中包含8个逻辑通道，每个逻辑通道为一个字节数据位宽)，我们设定DIC初值为0，此时我们设定插入的IPG数值为7，7比12少了5，DIC值此时就变成了5，在发67字节最后三个字节单位时，首先设定插入的IPG数目是5，5比12少7，当前DIC加上7后大于7，这样是不符合要求的，所以要将IPG数目增加到13，13比12多1，将当前DIC值减去1，按照这样的规律进行IPG的插入，最终的结果参见表1所示。
表1、单通道DIC机制示例数值表
| 帧编号 | 数据帧长度(bytes) | IPG数目 | DIC数值 |
| 1 | 65 | 7 | 5 |
| 2 | 67 | 13 | 4 |
| 3 | 66 | 14 | 2 |
| 4 | 65 | 7 | 7 |
| 5 | 69 | 19 | 0 |
参见图2所示，将协议规定的单通道(8逻辑通道)拓展成四通道，这样XLGMII数据位宽为256比特，接口频率由625MHZ降低到156.25MHZ，这样就保证了实际工程中设计的实现。参见图3所示，相当于将连续四个8逻辑通道由串行关系转变成了并行关系，由此衍生出来的多通道DIC机制就是将原本插在一个单通道后面通道的IPG现在并排插，只要保证下一个包的开始标志在每个通道的第一个逻辑通道上。
S2、设置两个计数变量：监视数据块个数变量、IPG数目调整变量，监视数据块个数变量用于监视数据块的个数，以16383个数据块为周期；IPG数目调整变量用于调整后续插入的IPG数目，在其值为0的时候无需调整要插入的IPG数。
S3、在数据发送EOP(End Of Packet，包结尾)端时，判断所在当前通道剩余多少个逻辑通道，根据单通道DIC计算法则计算出插入的IPG数目。四条通道并行插入IPG，例如：EOP有效时，数据长度为9字节，此时假如要插15个字节的IPG，其中的7个字节紧跟着插在第二通道数字结束字节的后面，还有8个字节填在第三个通道上，而不是填在第二通道的下一八字节上。
S4、监视数据块个数变量达到16383时，在四个通道的MAC层中同时插入对齐占位标志(对齐占位标志可以根据设计工程师的个人喜爱去设定，只要不会和协议规定的有用数据形式相冲突就可以)，设置IPG数目调整变量为4。
参见图4所示，图4中的D表示数据部分，S表示前导码开始字段，SFD表示帧鉴定字段，T表示帧结束控制字段，在MAC层中添加对齐占位标志，运用上述四通道DIC机制保证数据传输带宽。
此后所有插入IPG的调整都是为了让IPG数目调整变量回到初值0。这样做的原因是因为在监视数据块个数变量满一个周期时数据流中同时插入256位宽的占位符，这样导致带宽下降，为了维持协议规定的两个以太网包间隔IPG个数平均为12，就需要调整后期插入IPG的个数。例如，此时IPG数目调整变量为4，EOP端数据长度为9字节，此时需要插入15字节的IPG，因为此时IPG数目调整变量不为0，所以考虑直接插7个字节，忽略掉8个字节，因为这8个字节正好是填满第三个通道的8字节，此时IPG数目调整变量减去1，如此循环一直到计数值为0，后续的插入才变成正常插入。
本发明实施例还提供一种XLGMII接口多通道降频DIC机制的实现装置，包括通道拓展单元、计数变量设置单元、IPG数目计算单元和对齐占位标志插入单元，其中：
通道拓展单元，用于：在数据包发送完时，根据余留逻辑通道数插入相应包间隙IPG数目，以保证空闲字符计数DIC值调整后，0＜DIC≤12；将根据DIC规则插入的IPG数目与12做比较，当插入的IPG数目大于12时，当前DIC值减去IPG数目与12之间的差值；当插入的IPG数目小于12时，当前DIC值增加IPG数目与12之间的差值；插入的IPG数目使0≤DIC≤7，单通道中包含8个逻辑通道，每个逻辑通道为一个字节数据位宽；将单通道拓展成四通道，XLGMII数据位宽为256比特，接口频率由625MHZ降低到156.25MHZ；将原本插在一个单通道后面通道的IPG并排插，保证下一个包的开始标志在每个通道的第一个逻辑通道上；
计数变量设置单元，用于：设置两个计数变量：监视数据块个数变量、IPG数目调整变量，监视数据块个数变量用于监视数据块的个数，以16383个数据块为周期；IPG数目调整变量用于调整后续插入的IPG数目；
IPG数目计算单元，用于：在数据发送包结尾EOP端时，判断所在当前通道剩余多少个逻辑通道，根据单通道DIC计算法则计算出插入的IPG数目，四条通道并行插入IPG；
对齐占位标志插入单元，用于：所述监视数据块个数变量达到16383时，在四个通道的MAC层中同时插入对齐占位标志，设置IPG数目调整变量为4。
本领域的技术人员可以对本发明实施例进行各种修改和变型，倘若这些修改和变型在本发明权利要求及其等同技术的范围之内，则这些修改和变型也在本发明的保护范围之内。
说明书中未详细描述的内容为本领域技术人员公知的现有技术。
Claims (6)
1.一种XLGMII接口多通道降频DIC机制的实现方法，其特征在于，包括以下步骤：
S1、在数据包发送完时，根据余留逻辑通道数插入相应包间隙IPG数目，以保证空闲字符计数DIC值调整后，0＜DIC≤12；将根据DIC规则插入的IPG数目与12做比较，当插入的IPG数目大于12时，当前DIC值减去IPG数目与12之间的差值；当插入的IPG数目小于12时，当前DIC值增加IPG数目与12之间的差值；将单通道拓展成四通道，XLGMII数据位宽为256比特，接口频率由625MHZ降低到156.25MHZ；将原本插在一个单通道后面通道的IPG并排插，保证下一个包的开始标志在每个通道的第一个逻辑通道上；
S2、设置两个计数变量：监视数据块个数变量、IPG数目调整变量，监视数据块个数变量用于监视数据块的个数，以16383个数据块为周期；IPG数目调整变量用于调整后续插入的IPG数目；
S3、在数据发送包结尾EOP端时，判断所在当前通道剩余多少个逻辑通道，根据单通道DIC计算法则计算出插入的IPG数目，四条通道并行插入IPG；
S4、所述监视数据块个数变量达到16383时，在四个通道的MAC层中同时插入对齐占位标志，设置IPG数目调整变量为4。
2.如权利要求1所述的XLGMII接口多通道降频DIC机制的实现方法，其特征在于：步骤S1中所述插入的IPG数目使0≤DIC≤7。
3.如权利要求1或2所述的XLGMII接口多通道降频DIC机制的实现方法，其特征在于：步骤S1中所述单通道中包含8个逻辑通道，每个逻辑通道为一个字节数据位宽。
4.一种XLGMII接口多通道降频DIC机制的实现装置，其特征在于，包括通道拓展单元、计数变量设置单元、IPG数目计算单元和对齐占位标志插入单元，其中：
所述通道拓展单元，用于：在数据包发送完时，根据余留逻辑通道数插入相应包间隙IPG数目，以保证空闲字符计数DIC值调整后，0＜DIC≤12；将根据DIC规则插入的IPG数目与12做比较，当插入的IPG数目大于12时，当前DIC值减去IPG数目与12之间的差值；当插入的IPG数目小于12时，当前DIC值增加IPG数目与12之间的差值；将单通道拓展成四通道，XLGMII数据位宽为256比特，接口频率由625MHZ降低到156.25MHZ；将原本插在一个单通道后面通道的IPG并排插，保证下一个包的开始标志在每个通道的第一个逻辑通道上；
所述计数变量设置单元，用于：设置两个计数变量：监视数据块个数变量、IPG数目调整变量，监视数据块个数变量用于监视数据块的个数，以16383个数据块为周期；IPG数目调整变量用于调整后续插入的IPG数目；
所述IPG数目计算单元，用于：在数据发送包结尾EOP端时，判断所在当前通道剩余多少个逻辑通道，根据单通道DIC计算法则计算出插入的IPG数目，四条通道并行插入IPG；
所述对齐占位标志插入单元，用于：所述监视数据块个数变量达到16383时，在四个通道的MAC层中同时插入对齐占位标志，设置IPG数目调整变量为4。
5.如权利要求4所述的XLGMII接口多通道降频DIC机制的实现装置，其特征在于：所述插入的IPG数目使0≤DIC≤7。
6.如权利要求4或5所述的XLGMII接口多通道降频DIC机制的实现装置，其特征在于：所述单通道中包含8个逻辑通道，每个逻辑通道为一个字节数据位宽。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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Effective date of registration: 20170615 Address after: 430074, Hubei Wuhan East Lake Development Zone, Kanto Industrial Park, beacon Road, optical communications building, industrial building, two floor Patentee after: Wuhan flying Microelectronics Technology Co., Ltd. Address before: China Science and Technology Park Dongxin road East Lake Development Zone 430074 Hubei Province, Wuhan City, No. 5 Patentee before: Fenghuo Communication Science &. Technology Co., Ltd. |
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Effective date of registration: 20170803 Address after: 430000 East Lake high tech Development Zone, Hubei Province, No. 6, No., high and new technology development zone, No. four Co-patentee after: Wuhan flying Microelectronics Technology Co., Ltd. Patentee after: Fenghuo Communication Science &. Technology Co., Ltd. Address before: 430074, Hubei Wuhan East Lake Development Zone, Kanto Industrial Park, beacon Road, optical communications building, industrial building, two floor Patentee before: Wuhan flying Microelectronics Technology Co., Ltd. |
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Effective date of registration: 20210730 Address after: 430074 second floor, optical communication building, Fenghuo Road, Guandong Industrial Park, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: WUHAN FISILINK MICROELECTRONICS TECHNOLOGY Co.,Ltd. Address before: 430000 No. 6, High-tech Fourth Road, Donghu High-tech Development Zone, Wuhan City, Hubei Province Patentee before: FIBERHOME TELECOMMUNICATION TECHNOLOGIES Co.,Ltd. Patentee before: WUHAN FISILINK MICROELECTRONICS TECHNOLOGY Co.,Ltd. |
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Effective date of registration: 20220527 Address after: 430000 Room 403, 4th floor, Optics Valley Science and technology building, No. 770, Gaoxin Avenue, Wuhan East Lake New Technology Development Zone, Wuhan City, Hubei Province kjdsa2022006 (Wuhan area of the free trade zone) Patentee after: Wuhan binary semiconductor Co.,Ltd. Address before: 430074 second floor, optical communication building, Fenghuo Road, Guandong Industrial Park, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: WUHAN FISILINK MICROELECTRONICS TECHNOLOGY Co.,Ltd. |
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