CN105892948A - 一种在sas线前后端增加缓存来提高存储性能的方法 - Google Patents

一种在sas线前后端增加缓存来提高存储性能的方法 Download PDF

Info

Publication number
CN105892948A
CN105892948A CN201610198152.6A CN201610198152A CN105892948A CN 105892948 A CN105892948 A CN 105892948A CN 201610198152 A CN201610198152 A CN 201610198152A CN 105892948 A CN105892948 A CN 105892948A
Authority
CN
China
Prior art keywords
sas
controller
storage
buffer memory
shared buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610198152.6A
Other languages
English (en)
Inventor
谭世伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Inspur Electronic Information Industry Co Ltd
Original Assignee
Inspur Electronic Information Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Inspur Electronic Information Industry Co Ltd filed Critical Inspur Electronic Information Industry Co Ltd
Priority to CN201610198152.6A priority Critical patent/CN105892948A/zh
Publication of CN105892948A publication Critical patent/CN105892948A/zh
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0602Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061Improving I/O performance
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658Controller construction arrangements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0028Serial attached SCSI [SAS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

本发明公开一种在SAS线前后端增加缓存来提高存储性能的方法,属于服务器存储技术领域;本发明存储架构的两个控制器通过SAS线互相连接,分别在这两个控制器的SAS controller后端与SAS expander前端之间增加一层共享缓存;本发明增加的共享缓存,处于SAS controller后端,SAS expander前端有别于之前的设计,并且增加的共享缓存可以是多种容量和材质,打破SAS线的数据传输的固有瓶颈,提高了存储传输效率和存储的稳定性。

Description

一种在SAS线前后端增加缓存来提高存储性能的方法
技术领域
本发明公开一种在SAS线前后端增加缓存来提高存储性能的方法,属于服务器存储技术领域。
背景技术
存储底层架构大多数都是基于Intel CPU的架构来设计存储系统,很多存储产品硬件底层架构多年而无实质的变化,目前存储底层架构中控制器的SAS controller与SAS expander是直接通过PCIe switch连接到存储的CPU和内存的,但是不管是PCIe2.0还是PCIe3.0技术其数据传输效率都有瓶颈,在通常存储的硬件设计当中,大多都是基于服务器的Intel CPU架构来设计存储硬件布局,从而没有考虑到存储本身的对数据传输速率和性能的固有要求,因而无法明显改善数据传输情况,以实现提高数据传输效率和稳定性的目的。本发明提供一种在SAS线前后端增加缓存来提高存储性能的方法,涉及到存储架构的底层设计领域,主要利用存储底层架构设计当中对于控制器的SAS controller与SAS expander的SAS adapters之间通过增加缓存来提高存储产品的整体数据存储速率和性能,也进一步提高了存储产品的整体稳定性能。
发明内容
本发明针对现有技术中的问题,提供一种在SAS线前后端增加缓存来提高存储性能的方法,打破原有存储架构设计理念,而采用在原有设计的基础之上,通过在控制器的SAS controller与SAS expander的SAS adapters之间增加一层缓存打破SAS线的数据传输的固有瓶颈,提高存储传输效率和稳定性。
本发明提出的具体方案是:
一种在SAS线前后端增加缓存来提高存储性能的方法,存储架构的两个控制器通过SAS线互相连接,分别在这两个控制器的SAS controller后端与SAS expander前端之间增加一层共享缓存,且共享缓存设置在SAS controller与SAS expander的SAS adapters之间。
所述共享缓存的具体容量依据控制器当中的内存容量而定。
所述共享缓存的具体容量小于等于单控制器的内存的容量。
所述共享缓存的材质是内存DDR3或是SSD或者Flash卡等。
所述共享缓存是易失型的存储,直接连接到控制器的UPS,用于保护数据。
一种在SAS线前后端增加缓存的存储架构,存储架构的两个控制器的SAS controller后端与SAS expander前端之间分别增设一层共享缓存,且共享缓存设置在SAS controller与SAS expander的SAS adapters之间,两个控制器通过SAS线互相连接。
所述存储架构中,共享缓存的具体容量依据控制器当中的内存容量而定,最好是小于等于单控制器的内存的容量,其中共享缓存的材质可以是内存DDR3或是SSD或者Flash卡等。共享缓存若是易失型的存储,可以直接连接到控制器的UPS,用于保护数据。
本发明的有益之处是:
本发明提供一种在SAS线前后端增加缓存来提高存储性能的方法,存储架构的两个控制器通过SAS线互相连接,分别在这两个控制器的SAS controller后端与SAS expander前端之间增加一层共享缓存;而且利用此方法还可得到一种在SAS线前后端增加缓存的存储架构;
本发明增加的共享缓存,处于SAS controller后端,SAS expander前端有别于之前的设计,并且增加的共享缓存可以是多种容量和材质,打破SAS线的数据传输的固有瓶颈,提高了存储传输效率和存储的稳定性。
附图说明
图1 现有技术中的存储架构示意图;
图2 本发明的存储架构示意图。
具体实施方式
一种在SAS线前后端增加缓存来提高存储性能的方法,存储架构的两个控制器通过SAS线互相连接,分别在这两个控制器的SAS controller后端与SAS expander前端之间增加一层共享缓存,且共享缓存设置在SAS controller与SAS expander的SAS adapters之间。
根据上述方法及发明内容,结合附图对本发明做进一步说明。
图1中显示现有技术中的存储架构,包含CPU,内存,SAS adapter,Switch等,其中外部的板卡可以包括各种FC HBA卡,SAS扩展卡,万兆HBA卡等,直接通过各种PCIe总线连接PCIe Switch当中然后接入到CPU和内存当中;当有大量的数据通过扩展柜的SAS Adapter卡流入PCIe Switch当中时,此时PCIe Switch将是大量数据流的瓶颈且此处的大量数据不受保护,易受各种电磁环境的影响。
而本发明中提供的一种在SAS线前后端增加缓存来提高存储性能的方法,存储架构的两个控制器通过SAS线互相连接,分别在这两个控制器的SAS controller后端与SAS expander前端之间增加一层共享缓存,且共享缓存设置在SAS controller与SAS expander的SAS adapters之间。
利用本发明方法得到一种在SAS线前后端增加缓存的存储架构,存储架构的两个控制器的SAS controller后端与SAS expander前端之间分别增设一层共享缓存,且共享缓存设置在SAS controller与SAS expander的SAS adapters之间,两个控制器通过SAS线互相连接。
上述存储架构中共享缓存的具体容量依据控制器当中的内存容量而定,其具体容量最好小于等于单控制器的内存的容量;
而共享缓存的材质可以是内存DDR3或是SSD或者Flash卡等。
而共享缓存若是易失型的存储,可以直接连接到控制器的UPS,用于保护数据。
图2中给出一种本发明中具体的存储架构,其中控制器中直接通过PCIe switch连接到存储的CPU和外部的板卡FC adapter,在SAS controller后端与SAS expander前端之间增设一层共享缓存Memory,且Memory设置在SAS controller和SAS expanderr的SAS adapters之间,另一个控制器同样设置,省略了CPU和外部的板卡等部分,两个控制器通过SAS线互相连接。
现有技术中存储架构的设计更多的是根据服务器的设计架构思想来设计布局,没有考虑到对高性能存储的特有设计要求;本发明通过对SAS线互相连接的两个控制器分别增加一层共享缓存来提高存储的整体性能,此增加的共享缓存,处于通过SAS线互相连接的控制器的SAS controller和SAS expanderr的SAS adapters之间,有别于之前的设计,提高了存储的性能;此增加的共享缓存提高了存储的数据存储的稳定性。

Claims (6)

1.一种在SAS线前后端增加缓存来提高存储性能的方法,其特征是存储架构的两个控制器通过SAS线互相连接,分别在这两个控制器的SAS controller后端与SAS expander前端之间增加一层共享缓存,且共享缓存设置在SAS controller与SAS expander的SAS adapters之间。
2.根据权利要求1所述的方法,其特征是所述共享缓存的具体容量依据控制器当中的内存容量而定。
3.根据权利要求2所述的方法,其特征是所述共享缓存的具体容量小于等于单控制器的内存的容量。
4.根据权利要求1或3所述的方法,其特征是所述共享缓存的材质是内存DDR3或是SSD或者Flash卡。
5.根据权利要求1所述的方法,其特征是所述共享缓存是易失型的存储,直接连接到控制器的UPS,用于保护数据。
6.一种在SAS线前后端增加缓存的存储架构,其特征是存储架构的两个控制器的SAS controller后端与SAS expander前端之间分别增设一层共享缓存,且共享缓存设置在SAS controller与SAS expander的SAS adapters之间,两个控制器通过SAS线互相连接。
CN201610198152.6A 2016-04-01 2016-04-01 一种在sas线前后端增加缓存来提高存储性能的方法 Pending CN105892948A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610198152.6A CN105892948A (zh) 2016-04-01 2016-04-01 一种在sas线前后端增加缓存来提高存储性能的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610198152.6A CN105892948A (zh) 2016-04-01 2016-04-01 一种在sas线前后端增加缓存来提高存储性能的方法

Publications (1)

Publication Number Publication Date
CN105892948A true CN105892948A (zh) 2016-08-24

Family

ID=57011887

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610198152.6A Pending CN105892948A (zh) 2016-04-01 2016-04-01 一种在sas线前后端增加缓存来提高存储性能的方法

Country Status (1)

Country Link
CN (1) CN105892948A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100049919A1 (en) * 2008-08-21 2010-02-25 Xsignnet Ltd. Serial attached scsi (sas) grid storage system and method of operating thereof
CN101834796A (zh) * 2010-05-06 2010-09-15 中兴通讯股份有限公司 一种双控制器通信系统和方法
CN105045688A (zh) * 2015-08-17 2015-11-11 山东超越数控电子有限公司 一种带管理功能的双活双控存储系统
CN105159606A (zh) * 2015-08-27 2015-12-16 浪潮电子信息产业股份有限公司 一种基于sas3.0传输协议的sas12g存储方法
CN105204778A (zh) * 2015-08-20 2015-12-30 浪潮电子信息产业股份有限公司 一种增加缓存的存储底层架构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100049919A1 (en) * 2008-08-21 2010-02-25 Xsignnet Ltd. Serial attached scsi (sas) grid storage system and method of operating thereof
CN101834796A (zh) * 2010-05-06 2010-09-15 中兴通讯股份有限公司 一种双控制器通信系统和方法
CN105045688A (zh) * 2015-08-17 2015-11-11 山东超越数控电子有限公司 一种带管理功能的双活双控存储系统
CN105204778A (zh) * 2015-08-20 2015-12-30 浪潮电子信息产业股份有限公司 一种增加缓存的存储底层架构
CN105159606A (zh) * 2015-08-27 2015-12-16 浪潮电子信息产业股份有限公司 一种基于sas3.0传输协议的sas12g存储方法

Similar Documents

Publication Publication Date Title
US10360176B2 (en) Techniques for command validation for access to a storage device by a remote client
US10678768B2 (en) Logical band-based key-value storage structure
EP3230872B1 (en) Techniques to manage multiple sequential write streams
US9348539B1 (en) Memory centric computing
US20190042146A1 (en) Nand-based storage device with partitioned nonvolatile write buffer
CN103336745B (zh) 一种基于ssd缓存的fc hba及其设计方法
KR102156222B1 (ko) 데이터 저장 장치 및 그것을 포함하는 데이터 처리 시스템
WO2014169015A1 (en) Multiprocessor system with independent direct access to bulk solid state memory resources
US20190042414A1 (en) Nvdimm emulation using a host memory buffer
CN107408019B (zh) 用于提高对非易失性存储器中的缺陷的抗干扰性的方法和装置
US20180089088A1 (en) Apparatus and method for persisting blocks of data and metadata in a non-volatile memory (nvm) cache
US20190004940A1 (en) Persistent host memory buffer
CN114493978A (zh) 加速器控制器中心
US10235054B1 (en) System and method utilizing a cache free list and first and second page caches managed as a single cache in an exclusive manner
US20190042365A1 (en) Read-optimized lazy erasure coding
DE102021117355A1 (de) SSD-verwaltete Host-Schreib-Atomizität mit beliebiger Übertragungslänge
US20190042443A1 (en) Data acquisition with zero copy persistent buffering
CN103645995B (zh) 写数据的方法及装置
US20230176966A1 (en) Methods and apparatus for persistent data structures
CN112992207A (zh) 用于减少未对齐的写入操作的写入放大的缓冲器
CN105892948A (zh) 一种在sas线前后端增加缓存来提高存储性能的方法
US20190042493A1 (en) Read performance on a sata storage device behind a host bus adapter
US10719238B1 (en) Memory fabric with reliability zone comprising two or more fabric attached memory endpoints
US11630601B2 (en) Memory and apparatus for performing access control with aid of multi-phase memory-mapped queue
US11216383B2 (en) Storage device providing a virtual memory region, electronic system including the same, and method of operating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20160824

RJ01 Rejection of invention patent application after publication