CN105892412A - 基于自定义总线的多轴运动控制系统硬件架构 - Google Patents
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Abstract
本发明公开了一种基于自定义总线的多轴运动控制系统硬件架构，至少包括上位机1、主运动控制器2、一个或多个从运动控制器3、一个或多个驱动器和一个或多个电机。所述主运动控制器2通过自定义总线与一个或多个从运动控制器3相连，实现对所有从运动控制器3和所有运动轴的同步协调控制；所述每个从运动控制器3可同步协调控制四个运动轴，减少了控制任务，并可以实现并行计算，提高了系统的运算能力。本发明采用主从分布式结构，易于扩展，且具有通用性。本发明适用于工业自动化控制领域，特别适用于要求高速高精的多轴联动控制系统。
Description
技术领域
本发明涉及工业自动化控制领域，更具体的说是涉及一种基于自定义总线的多轴运动控制系统硬件架构。
背景技术
现代制造业中，多轴运动控制系统在多轴联动数控机床、复合加工数控机床、多自由度工业机器人、医疗设备等机电设备中得到广泛应用。随着社会进步和计算机技术、自动化技术、信号处理技术、智能控制技术、电力电子技术等技术的高速发展，生产制造对机电设备的效率和性能要求越来越高，因而也对多轴运动控制系统的控制性能提出越来越高的要求。
多轴运动控制系统中的一个运动轴由一个驱动器带动一个电机进行驱动，其数量从三轴到十几轴、甚至几十轴不等。随着运动轴数增加，系统的非线性、耦合性更加复杂，各个运动轴之间的动态响应不一致和参数不匹配等问题更加突出。要使这些非线性、强耦合的多轴运动控制系统按给定命令完成期望运动，往往需要辅以高性能、高鲁棒性的复杂控制算法，因而多轴运动控制系统需要完成大量复杂算法计算、数据传输和及其他实时处理等任务，这对相应系统硬件的存储空间、实时性、多任务处理能力提出更高要求。
目前，市场上大部分多轴运动控制器控制运动轴数有限，当实际运动轴数多于一个多轴运动控制器可以控制的运动轴数时，就需要增加另外的多轴运动控制器。而当需要多个运动控制器控制全部的运动轴时，如何实现多个运动控制器间的各个运动轴的同步协调性是一个比较难以解决的问题。为使一个多轴运动控制器可以控制更多的运动轴数并且不降低控制性能，往往通过提高单处理器性能或者增加处理器来实现，随着运动轴数的增加，多轴运动控制器开发难度加大。
发明内容
本发明目的是为扩展多轴运动控制器的可控制运动轴数，并解决多个多轴运动控制器间的各个运动轴的同步协调控制问题，以及实现在提高多轴运动控制器控制性能的同时降低开发难度，从而提出了一种基于自定义总线的多轴运动控制系统硬件架构。
本发明的技术方案概述如下：
基于自定义总线的多轴运动控制系统硬件架构，采用主从分布式结构，至少包括上位机1、主运动控制器2、一个或多个从运动控制器3、一个或多个驱动器和一个或多个电机；所述上位机1与主运动控制器2相连，所述主运动控制器2通过自定义总线与一个或多个从运动控制器3相连，所述从运动控制器3与一个或多个驱动器相连，所述每个驱动器分别与一个电机相连。
所述主运动控制器2，其至少包括通信接口和主DSP；所述通信接口与上位机1相连，所述主DSP与通信接口相连；所述主DSP通过通信接口获取上位机1下发的轨迹规划指令，并进行指令解析出来、前瞻控制、同步协调控制和插补运算，最后通过自定义总线实现将运动指令发送到每个从运动控制器3。
所述主运动控制器2可以通过自定义总线与一个或多个从运动控制器3相连，从运动控制器3的个数由驱动器和电机的个数决定。
所述从运动控制器3，其至少包括FPGA1、从DSP、存储器、FPGA2和信号调理电路；所述FPGA2通过自定义总线与主运动控制器2相连，所述从DSP通过内部总线分别与FPGA1、存储器和FPGA2相连，所述FPGA1分别与FPGA2和信号调理电路相连，所述信号调理电路与一个或多个驱动器相连。
所述信号调理电路，其至少包括模拟指令信号调理电路、指令脉冲信号调理电路和反馈信号调理电路。
所述从运动控制器3可以与一个或多个驱动器相连，一个从运动控制器3最多可以与四个驱动器相连。
所述FPGA1负责输入输出信号处理、数据采集、算法预处理及接口转换；所述FPGA2负责从运动控制器3与主运动控制器2的数据交换，并控制FPGA1进行输入输出信号处理、数据采集、算法预处理及接口转换；所述从DSP负责各类补偿算法和单轴跟踪控制算法处理。
所述主运动控制器2通过自定义总线由从运动控制器3的FPGA2向从DSP下发运动指令和获取每个运动轴的状态信息，并根据上位机1下发的轨迹规划指令和获取的每个运动轴的状态信息对所有运动轴进行同步协调控制。
所述主运动控制器2可以通过自定义总线同时向所有连接在自定义总线上的从运动控制器3的FPGA2写入控制信息，然后由所述从运动控制器3的FPGA2产生不同的控制信号，并控制从DSP和FPGA1对运动轴实施不同阶段的控制任务。
所述从运动控制器3的从DSP最多可以与四个驱动器连接，即最多可对四个运动轴进行跟踪控制。
本发明与现有技术相比具有的有益效果：
(1)本发明采用主从分布式结构，当运动轴数增加时，只需要增加从运动控制器，各从运动控制器统一由同一个主运动控制器控制，易于扩展和实现对所有运动轴的同步协调控制。
(2)本发明中的每个从运动控制器可以实现并行计算，并且每个从运动控制器最多可同步协调控制四个运动轴，当需同步协调控制的轴数增多进而需增加从运动控制器的数量时，需控制轴的伺服周期不会增加，从而保证整体控制系统的运动性能指标，当需同步协调控制的轴数越多，本发明的轴运动控制性能指标的效果越显著。
(3)本发明中的从运动控制器的输入输出信号控制都是基于FPGA设计，灵活易用，便于硬件系统升级。
附图说明
图1是本发明的基于自定义总线的多轴运动控制系统硬件架构总体方案图
图2是本发明的实施例一方案图
图3是本发明的实施例二方案图
具体实施方式
下面结合附图对本发明作进一步描述。
(1)实施例一：
如图2所示，本发明实施例一的基于自定义总线的多轴运动控制系统硬件架构，采用主从分布式结构，至少包括上位机1、主运动控制器2、一个从运动控制器3、四个驱动器和四个电机；所述上位机1与主运动控制器2相连，所述主运动控制器2通过自定义总线与一个从运动控制器3相连，所述从运动控制器3与四个驱动器相连，所述每个驱动器分别与一个电机相连。
所述主运动控制器2，其至少包括通信接口和主DSP；所述通信接口与上位机1相连，所述主DSP与通信接口相连；所述主DSP通过通信接口获取上位机1下发的轨迹规划指令，并进行指令解析出来、前瞻控制、同步协调控制和插补运算，最后通过自定义总线实现将运动指令发送到从运动控制器3。
所述从运动控制器3，其至少包括FPGA1、从DSP、存储器、FPGA2和信号调理电路；所述FPGA2通过自定义总线与主运动控制器2相连，所述从DSP通过内部总线分别与FPGA1、存储器和FPGA2相连，所述FPGA1分别与FPGA2和信号调理电路相连，所述信号调理电路与四个驱动器相连。
所述信号调理电路，其至少包括模拟指令信号调理电路、指令脉冲信号调理电路和反馈信号调理电路。
所述FPGA1负责输入输出信号处理、数据采集、算法预处理及接口转换；所述FPGA2负责从运动控制器3与主运动控制器2的数据交换，并控制FPGA1进行输入输出信号处理、数据采集、算法预处理及接口转换；所述从DSP负责各类补偿算法和单轴跟踪控制算法处理。
所述主运动控制器2通过自定义总线由从运动控制器3的FPGA2向从DSP下发运动指令和获取每个运动轴的状态信息，并根据上位机1下发的轨迹规划指令和获取的每个运动轴的状态信息对所有运动轴进行同步协调控制。
所述主运动控制器2可以通过自定义总线同时向所有连接在自定义总线上的从运动控制器3的FPGA2写入控制信息，然后由所述从运动控制器3的FPGA2产生不同的控制信号，并控制从DSP和FPGA1对运动轴实施不同阶段的控制任务。
(2)实施例二：
如图2所示，本发明实施例二的基于自定义总线的多轴运动控制系统硬件架构，采用主从分布式结构，至少包括上位机1、主运动控制器2、三个从运动控制器3、十二个驱动器和十二个电机；所述上位机1与主运动控制器2相连，所述主运动控制器2通过自定义总线与三个从运动控制器3相连，所述每个从运动控制器3分别与四个驱动器相连，所述每个驱动器分别与一个电机相连。
所述主运动控制器2，其至少包括通信接口和主DSP；所述通信接口与上位机1相连，所述主DSP与通信接口相连；所述主DSP通过通信接口获取上位机1下发的轨迹规划指令，并进行指令解析出来、前瞻控制、同步协调控制和插补运算，最后通过自定义总线实现将运动指令发送到每个从运动控制器3。
所述从运动控制器3，其至少包括FPGA1、从DSP、存储器、FPGA2和信号调理电路；所述FPGA2通过自定义总线与主运动控制器2相连，所述从DSP通过内部总线分别与FPGA1、存储器和FPGA2相连，所述FPGA1分别与FPGA2和信号调理电路相连，所述信号调理电路与四个驱动器相连。
所述信号调理电路，其至少包括模拟指令信号调理电路、指令脉冲信号调理电路和反馈信号调理电路。
所述FPGA1负责输入输出信号处理、数据采集、算法预处理及接口转换；所述FPGA2负责从运动控制器3与主运动控制器2的数据交换，并控制FPGA1进行输入输出信号处理、数据采集、算法预处理及接口转换；所述从DSP负责各类补偿算法和单轴跟踪控制算法处理。
所述主运动控制器2通过自定义总线由从运动控制器3的FPGA2向从DSP下发运动指令和获取每个运动轴的状态信息，并根据上位机1下发的轨迹规划指令和获取的每个运动轴的状态信息对所有运动轴进行同步协调控制。
所述主运动控制器2可以通过自定义总线同时向所有连接在自定义总线上的从运动控制器3的FPGA2写入控制信息，然后由所述从运动控制器3的FPGA2产生不同的控制信号，并控制从DSP和FPGA1对运动轴实施不同阶段的控制任务。
在此说明书中，应当指出，以上实施例仅是本发明的两个具体例子。显然，本发明不局限于上述具体实施例，还可以做出各种修改、变换和变形。因此，说明书和附图应被认为是说明性的而非限制性的。凡是依据本发明的技术实质对以上实施例所作的任何简单修改和等同变化与修饰，均应认为属于本发明的保护范围。
Claims (7)
1.基于自定义总线的多轴运动控制系统硬件架构，采用主从分布式结构，其特征在于：至少包括上位机(1)、主运动控制器(2)、一个或多个从运动控制器(3)、一个或多个驱动器和一个或多个电机；所述上位机(1)与主运动控制器(2)相连，所述主运动控制器(2)通过自定义总线与一个或多个从运动控制器(3)相连，所述从运动控制器(3)与一个或多个驱动器相连，所述每个驱动器分别与一个电机相连。
2.根据权利要求1所述的基于自定义总线的多轴运动控制系统硬件架构，其特征在于：所述主运动控制器(2)，其至少包括通信接口和主DSP；所述通信接口与上位机(1)相连，所述主DSP与通信接口相连；所述主DSP通过通信接口获取上位机(1)下发的轨迹规划指令，并进行指令解析、前瞻控制、同步协调控制和插补运算，最后通过自定义总线实现将运动指令发送到每个从运动控制器(3)。
3.根据权利要求1所述的基于自定义总线的多轴运动控制系统硬件架构，其特征在于：所述主运动控制器(2)可以通过自定义总线与一个或多个从运动控制器(3)相连，从运动控制器(3)的个数由驱动器和电机的个数决定。
4.根据权利要求1所述的基于自定义总线的多轴运动控制系统硬件架构，其特征在于：所述从运动控制器(3)，其至少包括FPGA1、从DSP、存储器、FPGA2和信号调理电路；所述FPGA2通过自定义总线与主运动控制器(2)相连，所述从DSP通过内部总线分别与FPGA1、存储器和FPGA2相连，所述FPGA1分别与FPGA2和信号调理电路相连，所述信号调理电路与一个或多个驱动器相连。
5.根据权利要求4所述的基于自定义总线的多轴运动控制系统硬件架构，其特征在于：所述信号调理电路，其至少包括模拟指令信号调理电路、指令脉冲信号调理电路和反馈信号调理电路。
6.根据权利要求1所述的基于自定义总线的多轴运动控制系统硬件架构，其特征在于：所述从运动控制器(3)可以与一个或多个驱动器相连，一个从运动控制器(3)最多可以与四个驱动器相连。
7.根据权利要求1所述的基于自定义总线的多轴运动控制系统硬件架构，其特征在于：所述FPGA1负责输入输出信号处理、数据采集、算法预处理及接口转换；所述FPGA2负责从运动控制器(3)与主运动控制器(2)的数据交换，并控制FPGA1进行输入输出信号处理、数据采集、算法预处理及接口转换；所述从DSP负责各类补偿算法和单轴跟踪控制算法处理。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |