CN105659546B - 自主地控制处理器的缓冲器 - Google Patents

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Abstract

在一实施例中，设备包括输入/输出(I/O)缓冲器以将逻辑单元耦合到经衬垫耦合的另一装置，并且包括耦合到I/O缓冲器的逻辑以检测在衬垫上的值以及响应于进入架构状态而控制I/O缓冲器以提供所述值到衬垫。本文还描述和要求保护其它实施例。

Description

自主地控制处理器的缓冲器
背景技术
现代集成电路(IC)经引脚或衬垫（pad）耦合到平台的其它装置，而引脚或衬垫经连接将IC接合到在一个或更多个电路板上路由的互连。电输入/输出(I/O)衬垫争用是不期望的I/O衬垫状态，在该状态中，耦合到衬垫的多于一个装置尝试同时在衬垫上设置相反的值。I/O衬垫争用导致错误操作，损坏硬件和从供应电压到接地的直流电流(DC)短路路径，从而导致备用泄漏电流急剧增大，这在使用电池供电操作的便携式装置中特别不期望。
附图说明
图1是根据本发明的实施例的输入/输出(I/O)缓冲器的框图。
图2是根据本发明的实施例的控制逻辑实现的框图。
图3是根据本发明的实施例的用于控制缓冲器的方法的流程图。
图4是根据本发明的实施例，详细示出在采样、生成和编程缓冲器的一个或更多个可控元件中执行的操作的框图。
图6是根据本发明的实施例的处理器的框图。
图7是根据本发明的实施例的系统的框图。
图8是根据本发明的另一实施例的处理器的框图。
具体实施方式
在许多情况下，诸如处理器或片上系统(SoC)的通用输入/输出(GPIO)双向衬垫能够配置（方向——输入或输出，衬垫状态——高或低）成用作到除平台的其它外设装置外，到照相机、调制解调器、存储装置和音频装置的接口。通常，使用在一个或更多个控制寄存器存储的值，对GPIO衬垫配置（状态，方向和长度）进行编程。这些寄存器具有在某些架构状态（例如，reset_deassertion、备用断言和powergood_assertion）期间能够使用软件/固件流程重写的硬件默认值。
一般情况下，SoC固件代码或基于软件的I/O装置驱动器将根据其特定用例配置I/O衬垫方向、缓冲器长度和备用状态。然而，现有GPIO编程流程由于完全由人工进行，因此，它既耗时又易于出错。此类编程从板/平台小组决定产品配置并且选择不同供应商的装置连接到I/O衬垫开始。SoC软件小组然后将与平台小组协作以将配置解码，并且将代码控制器寄存器值传递到编程到SoC中的固件镜像中。SoC备用期间错误编程的I/O衬垫能够导致电衬垫争用，这增大了泄漏电流，并且消耗电池寿命。此类错误编程也能够造成在SoC上电期间难以调试功能故障情况，甚至是难以调试简单的I/O配置改变。
实施例基于当前架构状态，检测和正确地配置I/O衬垫状态。因此，能够避免在最终硬件设计上乏味的人工调试、功率和功能性相关。更具体地说，在诸如备用状态的至少某些架构状态期间，能够自主控制和生成GPIO衬垫值和方向。技术适应平台上I/O衬垫用例，并且只驱动架构和电正确的I/O衬垫状态。根据一实施例的技术能够在使用有限态机(FSM)并且集成到I/O控制器中的硬件中实现。自动和硬件控制允许采样和驱动方案是自适应性、正确的，并且实现快速周转时间。通过避免电衬垫争用，消除了不必要的泄漏电流。使用本发明的实施例，控制器能够智能适应或解决I/O衬垫的配置。
双向GPIO衬垫能够具有多个驱动器。在SoC的上下文中，衬垫能够由SoC侧或板上端点装置驱动。如果将I/O衬垫驱动高，则SoC不应尝试例如经使用下拉装置在衬垫上设低，且反之亦然。实施例用于在以确保无衬垫争电的方式使用一个或更多个弱拉阻抗装置驱动某个状态到衬垫之前，对I/O衬垫电压进行采样。
以此方式，避免了GPIO衬垫编程对密集人工介入的需要。如上简要描述的，通常，此人工编程包括在插板/平台工程小组与软件工程小组之间的协作。在通过人工检查数据表和接口电规范而捕捉期望的衬垫值时，将它编程到SoC中。几个小组协作，并且迭代循环步骤几次，直至实现功率优化和功能稳定的设置。此过程极其耗时，并且在选择不同装置供应商或者甚至插板配置稍微改变时要重复进行。相反，实施例适应稳定的I/O衬垫状态，而不考虑插板配置或装置选择。在SoC进入例如系统备用状态、重置去断言等的任何架构状态前，对I/O电压进行采样，并且将适当的值驱动到衬垫。
现在参照图1，图中所示是根据本发明的实施例的输入/输出(I/O)缓冲器的框图。如图1所示，缓冲器10是通用I/O (GPIO)缓冲器。GPIO缓冲器10具有能够由数字信号控制的模拟前端(AFE)定制电路块。虽然本文中描述的实施例是关于通用I/O缓冲器，但要理解的是，本发明的范围在此方面不受限制，并且本文中描述的控制机制同样适用于其它类型的缓冲器。通常，缓冲器在缓冲器作为其一部分的IC的一个或更多个逻辑单元与经某一类型的互连耦合到IC的一个或更多个其它装置之间耦合信号信息。为便于讨论，假设I/O缓冲器10是诸如多核处理器、SoC或其它类型的处理器装置的处理器的一部分。进而，假设处理器经例如在系统的电路板上路由的互连耦合到系统的 另一IC或其它装置。
在传送方向上，将要经I/O缓冲器传递的信息接收为在传送器20中的传送数据(tx_data)，传送器对信号进行调整，并且经I/O衬垫50将它输出，I/O衬垫50可以是任何类型的I/O引脚、表面安装垫或处理器的任何其它类型的传导元件以耦合到互连。为允许传送通信，将传送启用信号(tx_enable)耦合到传送器20以允许传送器在衬垫50上驱动强逻辑高值或低值。还如图所示，为允许在耦合传送器20到衬垫50的I/O线路25上存在某些状态，上拉（pullup）阻抗30和下拉（pulldown）阻抗40还在节点45耦合到线路25，节点45耦合到输出，而输出耦合到传送器20。在一实施例中，可使用例如具有在大约2欧到50千欧之间值的弱拉电阻器实现的这些阻抗装置经控制信号（分别为weakpullup_enable和weakpulldown_enable）控制以分别将衬垫50拉到逻辑高或低值。为此，上拉阻抗30可以可开关地耦合（例如，金属氧化物半导体场效应晶体管(MOSFET)或其它类型的开关）在供应电压节点（未示出）与在启用时的输出节点之间。而且下拉阻抗40可以可开关地耦合（例如，MOSFET或其它类型的开关）在参考电压节点（一般为接地）与在启用时的输出节点之间。
还如图1所示，I/O缓冲器10允许经衬垫50接收来自系统的另一组件的输入信号信息。更具体地说，输入信息通过接收器60耦合，接收器60将收到数据(rx_data)形式的输入信号信息提供到处理器的给定一个或更多个逻辑单元。接收器60通过另一控制信号(rx_enable)被启用，从而允许接收器从衬垫50提供输入路径。虽然在图1的实施例中在此高级别示出，但要理解的是，本发明的范围在此方面不受限制，并且缓冲器的变化是可能的。
现在参照图2，图中所示是根据本发明的实施例的控制逻辑实现的框图。如图2所示，电路100是处理器的一部分，如将处理器耦合到系统内一个或更多个其它装置的I/O控制器的一部分。通常，对于操作的某个功能模式，存在可以是处理器的任何类型的逻辑单元（如核、固定功能单元或I/O信号的另一生成器或使用者）的逻辑电路110。在许多情况下，电路110寻求在操作的正常功能模式期间输出或接收信息。因此，信号在逻辑电路110与控制逻辑130之间传递，控制逻辑130耦合在电路110与在图2的实施例中为GPIO缓冲器的I/O缓冲器140之间。通常，逻辑130和缓冲器140可以是处理器的I/O控制器的一部分，这可以是处理器的非核部分的一部分。
如本文中将进一步描述的，缓冲器控制逻辑130可在各种操作模式中操作以提供在逻辑电路110与经I/O衬垫150耦合到处理器的另一装置之间的信号通信路径。在其它操作模式中，例如，在诸如上电、重置和备用/暂停状态的给定架构或微架构状态中，取决于操作模式，缓冲器控制逻辑130可基于信息的各种来源之一，控制缓冲器140在I/O线路145上具有某个值。实施例因此在SoC进入给定架构或微架构状态中时确定I/O衬垫配置的过程自动化，并且避免电衬垫争用，以实现最低可能的I/O泄漏电流。
在备用或暂停模式中的一些情况下，软件或固件控制的值可经备选控制路径120提供。在对于某些架构状态的其它情况下，可使用基于采样的方案，使得缓冲器控制逻辑130确定在I/O衬垫150的值，并且控制I/O缓冲器140生成重复该值的信号，以便不出现争电。
还如图2所示的，可以是硬件、固件和/或软件或其组合的缓冲器控制逻辑130由各种构成逻辑形成。这些逻辑包括配置成对衬垫的状态（和/或信号线路145上的状态）进行采样的采样逻辑132。缓冲器控制逻辑130还包括模式控制逻辑134，模式控制逻辑134确定处理器操作的给定模式，并且提供此类信息到控制值生成逻辑138，控制值生成逻辑138为到缓冲器140的一个或更多个控制输入确定适当的控制值，以允许在衬垫150提供适当的值。还如图所示，配置存储装置136也可包括在缓冲器控制逻辑130中。如本文中将描述的，此类配置存储装置可包括多个字段，每个字段存储用于缓冲器140的一个或更多个可控值的控制信息。
关于缓冲器140，它以类似于图1的缓冲器10的方式配置。相应示出的是具有耦合到信号线路145上输出节点143的上拉阻抗146和下拉阻抗148的传送器142，而信号线路145又耦合到I/O衬垫150。
还如图2所示，缓冲器控制逻辑130可还接收各种架构和微架构状态信息信号。在所示实施例中，架构状态包括功率良好断言状态、重置去断言状态和电源按钮循环状态。在一示例实施例中，缓冲器控制逻辑130可促使特定值提供到在这些状态中的衬垫150。当然，传统架构状态也可存在，并且可促使某些其它值提供到衬垫150。此外，某些微架构功率状态可在操作期间出现，并且有关这些状态的信息也可提供到缓冲器控制逻辑130。因此，此信息也可促使缓冲器控制逻辑130在衬垫150展示适当的值。要理解的是，虽然在图2的实施例中示有此特定实现，但本发明的范围在此方面不受限制。例如，图1的电路是关于单I/O缓冲器。可为每个此类缓冲器提供类似的电路，或者可提供有对应控制寄存器的集中式控制逻辑以适应所有缓冲器。
在备用模式期间，采样和驱动方案可用于配置I/O衬垫150。在某个功能模式和其它架构状态中，逻辑130提供使用软件/固件驱动的方法或遗留方法的灵活性，例如，使用覆盖（override）或旁路控制比特。在一实施例中，逻辑130可在活动模式期间禁用来自衬垫的弱拉（上拉/下拉）阻抗，以帮助两者降低有效电流和改进信号完整性。此类控制能够被实现，这是因为逻辑130能够在装置使用时将处于的架构状态改变以极低等待时间重新启用装置。
现在参照图3，图中所示是根据本发明的实施例用于控制缓冲器的方法的流程图。如图3所示，方法200可至少部分使用与缓冲器关联的缓冲器控制逻辑实现。为便于方法200的讨论，假设装置（如处理器或SoC）在正常操作模式中操作，使得缓冲器与另一装置仅在传送方向上、仅在接收方向上或者在组合的传送/接收方向上活动地进行通信（框210）。对于操作的传送模式，从装置的给定逻辑单元接收输出信号信息以通过I/O缓冲器耦合。类似地，对于操作的接收模式，通过I/O缓冲器提供输入信号信息到装置的给定逻辑单元。因此，在此正常操作模式中，缓冲器控制逻辑通常用于允许如从逻辑单元收到的信号信息通过I/O缓冲器，且反之亦然。要注意的是，在以最低可能等待时间进入活动模式时，在功能模式期间能够禁用弱拉装置，从而避免争用和信号完整性问题。
接着，确定是否已收到状态改变的指示（菱形框220）。此类状态改变可对应于架构或微架构状态改变的一项或更多项。通常，架构状态改变对应于对系统整体可见的整个装置的状态改变，而相反，微架构状态改变可以是只与装置的一部分有关的改变，例如，用于装置的给定核或另一部分的功率状态改变。以此方式，在微架构状态中，取决于控制器的状态，每个衬垫或衬垫状态的集群能够是不同的。要注意的是，通过使用本文中描述的逻辑，对整个系统可见的全局架构状态能够覆盖微架构衬垫状态值。
如果未收到此类指示，则在框210，正常操作继续。否则，如果确定发生状态改变，则控制转到框230，在该框，对在对应I/O衬垫上存在的值进行采样。在一实施例中，可经I/O缓冲器的接收器对该值进行采样。通过使用本文中描述的控制逻辑，能够在特定架构状态对衬垫状态灵活进行采样，或者定期进行采样。
接着，确定是否要覆盖自主控制模式（菱形框240）。在缓冲器控制逻辑自动确定要驱动到I/O衬垫的适当的值的情况下，可执行此类自主控制模式。如果要覆盖此模式，则控制转到框260，在该框，可基于用于指示状态的某些默认控制值，设置用于配置存储装置的字段的一个或更多个控制值。也就是说，在自主模式被覆盖时，可提供软件和/或固件控制的值到配置存储装置。要注意的是，此配置存储装置包括存储控制值的一个或更多个字段，这些值又用于控制I/O缓冲器。否则，如果确定不覆盖自主控制模式，则控制转到框250，在该框，可基于采样的值，设置用于配置存储装置字段的一个或更多个控制值。
在任一情况下，控制然后转到框270，在该框，可将从配置存储装置获得的控制值驱动到I/O缓冲器。通过将这些控制值驱动到I/O缓冲器，可获得在I/O衬垫的期望值。更具体地说，在实施例中，此期望值可对应于在此衬垫的采样的值。以此方式，避免了争电和/或不期望的泄漏路径，从而允许例如在备用或其它低功率模式中降低的功耗。虽然在图3的实施例中在此高级别示出，但要理解的是，本发明的范围在此方面不受限制。要注意的是，200的方法可如本文中所述为要控制的每个缓冲器单独执行。
现在参照图4，图中所示是根据本发明的实施例，详细示出在采样、生成和编程缓冲器的一个或更多个可控元件中执行的操作的框图。如图4所示，方法300可由与I/O缓冲器关联的逻辑执行，如处理器或SoC的I/O控制器的逻辑单元。
如图4所示，方法300通过采样并且基于采样确定一个或更多个控制值开始（框310）。更具体地说，可执行各种步骤以准备在衬垫上存在的值并且对该值进行采样，以及然后基于此采样的值，确定控制值。在一实施例中，可先对衬垫进行三态处理以确保处理器未驱动任何状态到衬垫上（框312）。在一实施例中，通过检查以确保I/O缓冲器的TX启用控制引脚去断言，可实现此三态。接着，在框314，可对衬垫的状态进行采样。在一实施例中，可使用I/O缓冲器的接收器路径执行采样以获得值。此值可存储在寄存器中作为RX输入值以确定衬垫状态。然后，可记录此值以供以后参考。
基于衬垫的状态，可确定各种控制值。在所示示例中，在采样指示低值时，可启用下拉可控元件（框316）。相反，如果指示高值，则可启用上拉可控元件（框318）。而且，如果衬垫在给定系统配置中未使用（意味着不存在到给定平台中衬垫的有效连接），则启用默认备用状态（框319）。在一实施例中，通过启用下拉可控元件，并且启用I/O缓冲器的接收器以实现唤醒支持，可实现备用状态。以此方式，实现了用于衬垫的最低可能泄漏配置。
接着，基于确定的控制值，可生成可能的衬垫值状态（框320）。基于确定的控制值，可在框322设置衬垫值策略。在一实施例中，可每衬垫提供2比特字段以指示方向和值。在此类实施例中，最高有效比特表示衬垫被控制在n输入或输出衬垫，并且最低有效比特指示衬垫上的值是高值还是低值。下面的表1示出根据一实施例，用于I/O衬垫值策略的示例值。
表1
00 输出，高
01 输出，低
10 输入，高
11 输入，低
接着，在框324，确定是否启用覆盖或备份选项。此类覆盖或备份选项可通过执行以指示期望覆盖的软件或固件控制。除提供有效覆盖指示符外，还可例如从适当的存储装置获得默认控制值。然后，在框326，可为一个或更多个缓冲器控制寄存器映射最后的衬垫配置值。在不同实施例中，可存在不定量的控制寄存器。在一些情况下，存在单个控制寄存器，它包括用于缓冲器的每个可控元件的字段，而在其它实现中，可提供多个配置寄存器，每个寄存器包括与给定可控元件关联的至少一个字段。
仍参照图4，接着，在框330，能够使用最后的衬垫配置值，对衬垫控制寄存器进行编程。在图4的示例中，假设存在包括多个字段的单个衬垫控制寄存器，即，传送启用字段332、接收启用字段334、下拉启用字段336和上拉启用字段338。在一实施例中，这些字段存储控制值以控制提供到图1的I/O缓冲器的信号。因此，基于最后映射的配置值，对衬垫控制寄存器的这些字段进行编程。
因此，可发送这些值以控制缓冲器的对应可控元件以允许缓冲器处在期望状态。例如，在备用模式或另一低功率模式的情况下，假设未选择覆盖或备份模式，I/O缓冲器能够配置成在衬垫上展示与采样的值相同的值。虽然在图4的实施例中在此高级别示出，但要理解的是，本发明的范围在此方面不受限制。
实施例消除了在编程I/O配置寄存器中人为产生的错误，有助于缩短SoC推向市场的时间。另外，I/O缓冲器衬垫编程调谐成匹配GPIO电路缓冲器设计，并且限制可用的可能状态值。通过如本文中所述在I/O控制器中提供功率管理逻辑，能够避免由于I/O衬垫争用生成的功率消耗。
现在参照图5，图中所示是根据本发明的实施例的计算机系统中存在的组件的框图。如图5所示，系统400能够包括组件的任何组合。这些组件可实现为IC、其部分、离散电子装置或计算机系统中采用的其它模块、逻辑、硬件、软件、固件或其组合，或者实现为以其它方式包含在计算机系统的机箱内的组件。也要注意的是，图5的框图旨在示出计算机系统的许多组件的高级视图。然而，要理解的是，可忽略示出的一些组件，可存在另外的组件，并且在其它实现中，可存在示出的组件的不同布置。
如图5所示，在一个实施例中，处理器410包括微处理器、多核处理器、多线程处理器、超低电压处理器、嵌入式处理器或其它已知处理元件。在所示实现中，处理器410充当用于与系统400的各种组件的许多组件进行通信的主处理单元和中央集线器。作为一个示例，处理器400实现为片上系统(SoC)。作为特定的说明性示例，处理器410可以是基于Intel®Architecture Core™的处理器，如i3、i5、i7或从加利福尼亚州圣克拉拉英特尔公司可获得的另一此类处理器。然而，在其它实施例中可替代地存在诸如从加利福尼亚州圣尼威尔的Advanced Micro Devices, Inc. (AMD)或其客户可获得的其它低功率处理器或来自加利福尼亚州圣尼威尔的MIPS Technologies, Inc.或其被许可人或采用者的基于MIPS的设计，如Apple A5处理器、高通Snapdragon处理器或TI OMAP处理器。下面将进一步讨论有关在一个实现中处理器410的架构和操作的某些细节。
在一个实施例中，处理器410与系统存储器415进行通信。作为说明性示例，系统存储器415经多个存储器装置或模块实现以提供给定量的系统存储器。在一个实施例中，存储器可根据基于联合电子装置工程委员会(JEDEC)低功率双倍数据率(LPDDR)的设计操作，如根据JEDEC JESD 209-2E（2009年4月公布）的当前LPDDR2标准，或者称为LPDDR3或LPDDR4，将提供LPDDR2的扩展以增大带宽的下一代LPDDR标准。例如，2/4/8/12/16千兆字节(GB)的系统存储器可存在，并且能够经一个或更多个存储器互连耦合到处理器410。在各种实现中，单独的存储器装置可具有不同封装类型，如单管芯封装(SDP)、双管芯封装(DDP)或四管芯封装(QDP)。在一些实施例中，这些装置可直接焊接到母板，或者提供更低轮廓解决方案，而在其它实施例中，装置配置为一个或更多个存储器模块，这些模块又能够通过给定连接器耦合到母板。
为提供诸如数据、应用程序、一个或更多个操作系统等的信息的持久存储，大容量存储装置420也可耦合到处理器410。在各种实施例中，为允许更薄和更轻的系统设计及改进系统响应性，此大容量存储装置可经SSD实现。然而，在其它实施例中，大容量存储装置可使用硬盘驱动器(HDD)实现，其中更小量的SSD存储装置充当SSD高速缓存以允许在电源关闭事件期间上下文状态和其它此类信息的非易失性存储，以便在重新启动系统活动时能够进行快速上电。图5中还示出的是闪存装置422可例如经串行外设接口(SPI)耦合到处理器410。此闪存装置可提供用于系统软件的非易失性存储，包括基本输入/输出软件(BIOS)及系统的其它固件。
系统400内可存在各种输入/输出(I/O)装置。在各种实施例中，至少一些装置可经如本文中所述控制的I/O缓冲器耦合到处理器410。图5的实施例中明确示出的是显示器424，显示器可以是在机箱的盖子部分内配置的高清晰LCD或LED面板。此显示面板也可提供用于触摸屏425，例如，在显示面板上方外部配接，使得经用户与此触摸屏的交互，能够将用户输入提供到系统以允许例如关于信息的显示，信息的访问等等希望的操作。在一个实施例中，显示器424可经显示互连耦合到处理器410，显示互连能够实现为高性能图形互连。触摸屏425可经另一互连耦合到处理器410，另一互连在一实施例中能够是I2C互连。还如图5所示，除触摸屏425外，通过触摸的用户输入也能够经触摸板430进行，触摸板可在机箱内配置，并且也可与触摸屏425耦合到相同的I2C互连。
为了感知计算和其它目的，各种传感器可在系统内存在并且可以不同方式耦合到处理器410。某些惯性和环境传感器可通过传感器集线器440耦合到处理器410，例如，经I2C互连。在图5所示的实施例中，这些传感器可包括加速计441、环境光传感器(ALS) 442、罗盘443及陀螺仪444。其它环境传感器可包括在一些实施例中经系统管理总线(SMBus)总线耦合到处理器410的一个或更多个热传感器446。
通过使用平台中存在的各种惯性和环境传感器，可实现许多不同用例。这些用例允许实现高级计算操作，包括感知计算，并且也允许实现关于功率管理/电池寿命、安全性和系统响应性的增强功能。
例如，关于功率管理/电池寿命问题，至少部分基于来自环境光传感器的信息，确定平台的位置中的环境光条件，并且相应地控制显示的强度。因此，降低了在某些光条件下操作显示器消耗的功率。
还在图5中示出的是，各种外设装置可经低引脚数(LPC)互连耦合到处理器410。在所示实施例中，各种组件能够通过嵌入式控制器435耦合。此类组件能够包括键盘436（例如，经PS2接口耦合）、风扇437和热传感器439。在一些实施例中，触摸板430也可经PS2接口耦合到EC 435。另外，诸如根据2003年10月2日的受信计算组(TCG) TPM规范版本1.2.2的受信平台模块(TPM) 438的安全性处理器也可经此LPC互连耦合到处理器410。然而，本发明的范围在此方面不受限制，并且安全信息的安全处理和存储可在诸如安全性协处理器中的静态随机存取存储器(SRAM)的另一受保护位置中，或者作为加密数据块(data blob)，数据块仅在由安全飞地(Secure Enclave, SE)处理器模式保护时才被解密。
系统400能够以多种方式与外部装置进行通信，包括无线方式。在图5所示实施例中，存在各种无线模块，每个无线模块能够对应于配置用于特定无线通信协议的无线电。用于诸如近场的近距离的无线通信的一种方式可以是经由近场通信(NFC)单元445，在一个实施例中，NFC单元可经SMBus与处理器410进行通信。要注意的是，经由此NFC单元445，相互邻近的装置能够进行通信。例如，通过将靠近的两个装置配接在一起，并且允许诸如标识信息、支付信息的信息、诸如图像数据等的数据的传送，用户能够允许系统400与诸如用户的智能电话的另一（例如）便携式装置进行通信。无线功率传送也可使用NFC系统执行。
通过使用本文中描述的NFC单元，用户能够通过利用在一个或更多个此类装置的线圈之间的耦合，并排凸点加工装置，并且并排放置装置以实现近场耦合功能（如近场通信和无线功率传送(WPT)）。更具体地说，实施例为装置提供按策略成形，放置的铁氧体材料，以提供线圈的更佳耦合。每个线圈具有与其关联的电感，电感能够结合系统的电阻、电容及其它特征来选择以允许用于系统的公共谐振频率。
还如图5所示，另外的无线单元能够包括其它近距离无线引擎，包括WLAN单元450和蓝牙单元452。通过使用WLAN单元450，能够实现根据给定电气和电子工程师协会(IEEE)802.11标准的Wi-Fi™通信，而经蓝牙单元452，能够进行经蓝牙协议的近距离通信。这些单元经例如USB链路或通用异步接收器传送器(UART)链路与处理器410进行通信。或者，这些单元可经根据外设组件互连Express™ (PCIe™)协议，经互连耦合到处理器410，例如根据PCI Express™规范基础规范版本3.0（2007年1月17日公布）或诸如串行数据输入/输出(SDIO)标准的另一此类协议。当然，这些外设装置可配置在一个或更多个插件卡上，而在这些外设装置之间的实际物理连接能够是通过配接到母板的NGFF连接器。
另外，例如根据蜂窝或其它无线宽域协议的无线宽域通信能够经WWAN单元456进行，而WWAN单元又可耦合到订户身份模块(SIM) 457。另外，为允许接收和使用位置信息，也可存在GPS模块455。要注意的是，在图5所示实施例中，WWAN单元456和诸如照相机模块454的集成捕捉装置可经诸如USB 2.0或3.0链路的给定USB协议或UART或I2C协议进行通信。同样地，这些单元的实际物理连接能够是经NGFF插件卡到在母板上配置的NGFF连接器的配接。
盖子中能够包含集成照相机模块454。作为一个示例，此照相机能够是高清晰照相机，例如，具有至少2.0百万像素(MP)并且扩展到6.0 MP及更高的分辨率。
为了提供音频输入和输出，音频处理器能够经数字信号处理器(DSP) 460实现，而DSP可经高清晰音频(HDA)链路耦合到处理器410。类似地，DSP 460可与集成的编码器/解码器(CODEC)和放大器462进行通信，而集成的编码器/解码器和放大器又可耦合到可在机箱内实现的输出扬声器463。类似地，放大器和CODEC 462能够经耦合以接收来自麦克风465的音频输入，麦克风在一实施例中能够经双阵列麦克风（如，数字麦克风阵列）实现以提供用于高质量音频输入，以便允许系统内各种操作的话音激活的控制。也要注意的是，音频输出能够从放大器/CODEC 462提供到耳机插孔464。虽然在图5的实施例中示有此特定组件，但要理解的是，本发明的范围在此方面并无限制。
在一些实施例中，处理器410可由外部电压调节器(VR)和集成在处理器管芯内，称为完全集成电压调节器(FIVR)的多个内部电压调节器供电。处理器中多个FIVR的使用允许将组件编组成单独的功率平面，使得功率由FIVR调节和只供应到群组中的那些组件。在功率管理期间，在将处理器置于某个低功率状态中时，可将一个FIVR的给定功率平面关闭电源，同时另一FIVR的另一功率平面保持活动或完全供电。
实施例能够在用于各种市场的处理器中实现，包括服务器处理器、台式机处理器、移动处理器等等。现在参照图6，图中所示是根据本发明的实施例的处理器的框图。如图6所示，处理器500可以是包括多个核510a-510n的多核处理器。在一个实施例中，每个此类核可以具有独立的功率域，并且能够配置成基于工作负载，进入和退出各种架构状态，如活动状态和/或最大性能状态。各种核可经互连515耦合到系统代理器或包括各种组件的非核520。如图所示，非核520可包括共享高速缓存530，这可以是末级高速缓存。另外，非核可包括集成存储器控制器540、各种接口550和功率控制单元555。在各种实施例中，功率控制单元555可包括根据本发明的实施例的缓冲器控制逻辑559。通过使用此逻辑，诸如耦合到不同接口的处理器的各种衬垫能够被控制成处于避免争电的某个状态。要理解的是，在其它实施例中，此控制逻辑可在接口的I/O控制器内实现。
进一步参照图6，处理器500可例如经存储器总线与系统存储器560进行通信。另外，通过接口550，可形成到各种芯片外组件的连接，如外设装置、大容量存储装置等等。此类接口可包括如本文中所述控制的GPIO缓冲器。虽然在图6的实施例中示有此特定实现，但本发明的范围在此方面并无限制。
实施例可在许多不同的系统类型中实现。现在参照图7，图中所示是根据本发明的实施例的系统的框图。如图7所示，多处理器系统600是点对点互连系统，并且包括经点对点互连650耦合的第一处理器670和第二处理器680。如图7所示，每个处理器670和680可以是多核处理器，包括第一和第二处理器核（即，处理器核674a和674b与处理器核684a和684b），但处理器中可存在可能更多核。每个处理器能够包括PCU或其它逻辑以如本文中所述自主控制引脚状态，避免在备用或其它架构状态期间的争用。
仍参照图7，第一处理器670还包括存储器控制器中心(MCH) 672和点对点(P-P)接口676与678。类似地，第二处理器680包括MCH 682和P-P接口686与688。如图7所示，MCH 672和682将处理器与相应存储器（即，存储器632和存储器634）耦合，这些存储器可以是在本地连接到相应处理器的系统存储器（例如，DRAM）的一部分。第一处理器670和第二处理器680可分别经P-P互接662和664耦合到芯片集690。如图7所示，芯片集690包括P-P接口694和698。
此外，芯片集690包括接口692以便通过P-P互连639将芯片集690与高性能图形引擎638耦合。芯片集690又可经接口696耦合到第一总线616。如图7所示，各个输入/输出(I/O)装置614可与将第一总线616耦合到第二总线620的总线桥618一起耦合到第一总线616。在一个实施例中，各种装置可耦合到第二总线620，例如包括键盘/鼠标622、通信装置626和诸如磁盘驱动器或其它大容量存储装置的可包括代码630的数据存储单元628。此外，音频I/O 624可耦合到第二总线620。实施例能够包含到其它类型的系统中，包括诸如智能蜂窝电话、平板计算机、上网本、Ultrabook™等的移动装置。
现在参照图8，图中所示是根据本发明的另一实施例的处理器的框图。在图8的实施例中，处理器1000可以是包括多个域的片上系统(SoC)，每个域可被控制成在独立操作电压和操作频率操作。作为特定的说明性示例，处理器1000可以是基于Intel®Architecture Core™的处理器，如i3、i5、i7或从加利福尼亚州圣克拉拉英特尔公司可获得的另一此类处理器。然而，在其它实施例中可替代地存在诸如从加利福尼亚州圣尼威尔的Advanced Micro Devices, Inc. (AMD)或其客户可获得的其它低功率处理器或来自加利福尼亚州圣尼威尔的MIPS Technologies, Inc.或其被许可人或采用者的基于MIPS的设计，如Apple A5处理器、高通Snapdragon处理器或德州仪器OMAP处理器。此类SoC可在诸如智能电话、平板计算机、Ultrabook™计算机或其它便携式计算装置的低功率系统中使用。
在图8示出的高级视图中，处理器1000包括多个核单元10100-1010n。每个核单元可包括一个或更多个处理器核、一个或更多个高速缓冲存储器和其它电路。每个核单元1010可支持一个或更多个指令集（例如，x86指令集（更新版本已添加一些扩展）、加利福尼亚州圣尼威尔的MIPS Technologies, Inc.的MIPS指令集、加利福尼亚州圣尼威尔的ARMHoldings, Ltd.的ARM指令集（具有诸如NEON的可选另外扩展））或其它指令集或其组合。要注意的是，一些核单元可以是异构资源（例如，属于不同设计）。另外，每个此类核可耦合到高速缓冲存储器，在一实施例中，这可以是共享级(L2)高速缓冲存储器。非易失性存储装置1030可用于存储各种程序和其它数据。例如，此存储装置可用于存储至少部分微代码、诸如BIOS的引导信息、其它系统软件等等。
每个核单元1010也可包括诸如总线接口单元的接口以允许到处理器的另外电路的互连。在一实施例中，每个核单元1010耦合到可充当主要高速缓存相干管芯上互连的相干结构，互连又耦合到存储器控制器1035。存储器控制器1035又控制与诸如动态随机存取存储器(DRAM)（为便于说明而在图8中未示出）的存储器的通信。
除核单元外，处理器内还存在另外的处理引擎，包括至少一个图形单元1020，图形单元1020可包括一个或更多个图形处理单元(GPU)以执行图形处理以及可能执行在图形处理器上的通用操作（所谓的GPGPU操作）。另外，可存在至少一个图像信号处理器1025。信号处理器1025可配置成处理从SoC内部或芯片外的一个或更多个捕捉装置收到的输入图像数据。也可存在其它加速器。在图8的图示中，视频编码器1050可执行译码操作，包括用于视频信息的编码和解码，例如，提供用于高清晰视频内容的硬件加速支持。还可提供显示控制器1055以加速显示操作，包括提供对系统的内部和外部显示的支持。另外，可存在执行安全性操作的安全性处理器1045，如安全引导操作、各种加密操作等等。每个单元可具有经功率管理器1040控制的其功耗。在一些实施例中，SoC 1000可还包括耦合到相干结构的非相干结构，而各种外设装置可耦合到相干结构。一个或更多个接口1060a-1060d允许与一个或更多个芯片外装置的通信。一个或更多个接口可包括如本文中所述的控制逻辑，以在给定架构状态中时在耦合到I/O缓冲器的衬垫上自主保持期望值。此类通信可根据多种通信协议，如除其它类型的通信协议外，还有PCIe™、GPIO、USB、I2C、UART、MIPI、SDIO、DDR、SPI、HDMI。虽然在图8的实施例中在此高级别示出，但要理解的是，本发明的范围在此方面并无限制。
以下示例涉及另外的实施例。
在一个示例中，设备包括：输入/输出(I/O)缓冲器，用于将设备的逻辑单元耦合到经衬垫耦合的装置；和耦合到I/O缓冲器的逻辑，用于检测在衬垫上的值和响应于进入设备的架构状态而控制I/O缓冲器以提供值到衬垫。
在示例中，配置存储装置耦合到I/O缓冲器，并且逻辑将至少部分基于检测的值，对配置存储装置的至少一个字段进行编程。至少一个字段可包括存储用于耦合在供应电压节点与I/O缓冲器的输出节点之间的第一开关的控制值的第一字段，并且在闭合时，第一开关将允许上拉阻抗耦合到输出节点。至少一个字段可还包括存储用于耦合在参考电压节点与I/O缓冲器的输出节点之间的第二开关的第二控制值的第二字段，其中，在闭合时，第二开关将允许下拉阻抗耦合到输出节点。至少一个字段也可包括存储启用信号以启用I/O缓冲器的传送器的第三字段。
在示例中，逻辑将控制I/O缓冲器以在覆盖指示符活动时提供覆盖值到衬垫，其中，软件驱动器将提供覆盖值。
在示例中，架构状态包括进入低功率状态。
在示例中，I/O缓冲器包括：传送器，用于接收信号和输出信号到衬垫；上拉电阻，配置成可控方式耦合在供应电压节点与传送器的输出节点之间；以及下拉电阻，配置成可控地耦合在参考电压节点与传送器的输出节点之间。I/O缓冲器可还包括接收器以接收来自衬垫的第二信号和将信号输出到逻辑单元。
要注意的是，上述设备可包括要使用各种部件实现的处理器。
在示例中，处理器包括包含在用户设备触摸启用装置中的片上系统(SoC)。
在另一示例中，系统包括显示器和存储器，并且包括上述示例的一个或更多个示例的处理器。
在另一示例中，系统包括：在IC中形成的处理器，其中，处理器包括：至少一个核；具有功率管理逻辑的I/O控制器；以及耦合到I/O控制器的至少一个I/O缓冲器，用于与耦合到处理器的一个或更多个装置传递信号信息，其中功率管理逻辑将接收处理器的至少一部分进入低功率状态的指示，对IC的衬垫上的值进行采样，衬垫耦合在至少一个I/O缓冲器与互连之间，确定值的状态，以及响应于值的所述状态，动态地控制至少一个I/O缓冲器。系统可还包括耦合到处理器的DRAM。
在示例中，功率管理逻辑将响应于采样值，设置控制存储装置的字段，以促使第一阻抗和第二阻抗至少之一耦合到至少一个I/O缓冲器的输出节点。功率管理逻辑可还对值进行采样，确定状态，并且促使在第一模式中，以及在第二模式中的耦合以基于固件或软件驱动器提供的覆盖值促使耦合。功率管理逻辑可促使第一阻抗或第二阻抗的耦合以允许I/O缓冲器输出对应于采样的值的信号。
在另一示例中，方法包括：对耦合到互连的IC的衬垫上的状态进行采样，衬垫耦合到IC的缓冲器，缓冲器包括传送器和接收器；基于采样的状态，选择用于缓冲器的至少一个可控元件的控制值；以及确定覆盖值是否活动，并且如果是，则在与缓冲器关联的存储装置中存储覆盖值，否则在存储装置中存储控制值。
在示例中，方法还包括控制缓冲器以使用存储的控制值保持采样的状态。
在示例中，方法还包括接收来自系统的固件的覆盖指示符。
在示例中，方法还包括控制缓冲器在对状态进行采样前将衬垫置于三态中。
在示例中，方法还包括在第二存储装置中存储采样的状态，并且之后参考采样的状态。
在示例中，方法还包括控制缓冲器以在衬垫在包括IC的平台中未使用时耦合下拉阻抗到衬垫。
在另一示例中，包括指令的计算机可读媒体要执行上述示例的任何方法。
在另一示例中，设备包括用于执行上述示例的任何一个示例的方法的部件。
要理解的是，上述示例的各种组件是可能的。
实施例可在许多不同类型的系统中使用。例如，在一个实施例中，通信装置能够布置成执行本文中所述各种方法和技术。当然，本发明的范围不限于通信装置，并且其它实施例能够替代地涉及用于处理指令的其它类型的设备或包括指令的一个或更多个机器可读媒体，指令响应于在计算装置上被执行，促使装置执行本文中所述的一种或更多种方法和技术。
实施例可以代码形式实现，并可存储在上面存储有指令的非暂时性存储媒体上，这些指令能用于对系统进行编程以执行指令。存储媒体可包括但不限于任何类型的磁盘，包括软盘、光盘、固态驱动器(SSD)、压缩盘只读存储器(CD-ROM)、可重写压缩盘(CD-RW)和磁光盘、诸如只读存储器（ROM）的半导体装置、诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、可擦除编程只读存储器(EPROM)、闪存、电擦除可编程只读存储器(EEPROM)的随机存取存储器(RAM)、磁卡或光学卡或适用于存储电子指令的任何其它类型的媒体。
虽然已相对有限数量的实施例描述本发明，但本领域的技术人员将理解由此产生的多种修改和变化。随附权利要求旨在涵盖本发明真正精神和范围内的此类修改和变化。

Claims (27)

1.一种用于控制输入/输出(I/O)缓冲器的设备，包括：
输入/输出 I/O 缓冲器，耦合到所述设备的逻辑单元；
衬垫，用于将外部装置耦合到所述设备的I/O缓冲器；以及
耦合到所述I/O缓冲器的控制逻辑电路，用于：
在第一次进入所述设备的低功率状态之后采样所述衬垫上的状态，
基于所述采样的状态和所述设备的所述低功率状态确定所述I/O缓冲器的第一控制值；
在与所述I/O缓冲器关联的配置存储装置中存储所述第一控制值；
响应于第二次进入所述设备的所述低功率状态而使用存储的所述第一控制值控制所述I/O缓冲器以维持所述衬垫处的所述采样的状态。
2.如权利要求1所述的设备，其中所述控制逻辑电路用于响应于确定覆盖指示符不活动而存储所述第一控制值以及控制所述I/O缓冲器以维持所述采样的状态，其中所述控制逻辑电路还用于：
响应于确定所述覆盖指示符活动：在配置存储装置中存储第二控制值；以及使用存储的第二控制值控制所述I/O缓冲器以在所述衬垫处维持覆盖值，其中所述覆盖值是软件驱动器所提供的默认值。
3.如权利要求1所述的设备，其中所述配置存储装置包括第一字段，用于存储对于耦合在供应电压节点与所述I/O缓冲器的输出节点之间的第一开关的控制值，其中在闭合时，所述第一开关将允许上拉阻抗耦合到所述输出节点。
4.如权利要求3所述的设备，其中所述配置存储装置包括第二字段，用于存储对于耦合在参考电压节点与所述I/O缓冲器的所述输出节点之间的第二开关的控制值，其中在闭合时，所述第二开关将允许下拉阻抗耦合到所述输出节点。
5.如权利要求4所述的设备，其中所述配置存储装置包括第三字段，用于存储用于启用所述I/O缓冲器的传送器的控制值。
6.如权利要求1所述的设备，其中所述控制逻辑电路用于在采样所述衬垫的所述状态之前将所述衬垫置于三态。
7.如权利要求1所述的设备，其中，所述I/O缓冲器包括：
传送器，用于接收信号和输出所述信号到所述衬垫；
上拉电阻，配置成可控地耦合在供应电压节点与所述传送器的输出节点之间；以及
下拉电阻，配置成可控地耦合在参考电压节点与所述传送器的所述输出节点之间。
8.如权利要求7所述的设备，其中所述I/O缓冲器还包括接收器以接收来自所述衬垫的第二信号以及将所述信号输出到所述逻辑单元。
9.一种用于控制输入/输出I/O缓冲器的系统，包括：
在集成电路(IC)中形成的处理器，所述处理器包括：
至少一个核；
具有功率管理逻辑电路的输入/输出I/O控制器；以及
耦合到所述I/O控制器的至少一个输入/输出I/O缓冲器，用于与耦合到所述处理器的一个或更多个装置传递信号信息，
其中所述功率管理逻辑电路用于：
接收第一次进入所述处理器的至少一部分的低功率状态的指示；
响应于所述第一次进入，对所述IC的衬垫上的状态进行采样，所述衬垫耦合在所述至少一个I/O缓冲器与互连之间；
基于所述采样的状态和所述低功率状态确定所述至少一个I/O缓冲器的第一控制值；
在与所述I/O缓冲器关联的配置存储装置中存储所述第一控制值；以及
响应于第二次进入所述低功率状态，使用存储的第一控制值控制所述I/O缓冲器以维持所述衬垫处的所采样的状态；以及
耦合到所述处理器的动态随机存取存储器(DRAM)。
10.如权利要求9所述的系统，其中所述功率管理逻辑电路用于响应于所述采样值而设置所述配置存储装置的字段，以促使第一阻抗和第二阻抗至少之一耦合到所述至少一个I/O缓冲器的输出节点。
11.如权利要求10所述的系统，其中所述功率管理逻辑电路用于：
响应于确定覆盖指示符不活动而对所述状态进行采样，确定所述第一控制值，并且促使所述耦合，以及
响应于确定所述覆盖指示符是活动的而基于覆盖值促使所述耦合，其中由固件或软件驱动器提供所述覆盖值。
12.如权利要求11所述的系统，其中所述功率管理逻辑电路用于促使所述第一阻抗或所述第二阻抗的耦合以允许所述I/O缓冲器输出对应于所述采样的值的信号。
13.一种用于控制输入/输出(I/O)缓冲器的方法，包括：
响应于第一次进入低功率状态，对耦合到互连的集成电路(IC)的衬垫上的状态进行采样，所述衬垫耦合到所述IC的缓冲器，所述缓冲器包括传送器和接收器；
基于所述采样的状态和所述低功率状态，选择第一控制值用于所述缓冲器的至少一个可控元件；以及
在与所述缓冲器关联的存储装置中存储所选择的所述第一控制值，以及
响应于第二次进入所述低功率状态，使用存储的所述第一控制值控制所述缓冲器以在所述衬垫处维持所采样的状态。
14.如权利要求13所述的方法，还包括：
确定覆盖指示符是否是活动的；
响应于确定所述覆盖指示符是活动的：在配置存储装置中存储第二控制值，以及使用所述第二控制值控制所述I/O缓冲器以在所述衬垫处维持覆盖值，以及
响应于确定覆盖指示符是不活动的而存储所述第一控制值以及控制所述缓冲器以维持所述采样的状态。
15.如权利要求14所述的方法，还包括接收来自系统的固件的所述覆盖指示符。
16.如权利要求13所述的方法，还包括控制所述缓冲器以在对所述状态进行采样前将所述衬垫置于三态中。
17.如权利要求13所述的方法，其中所述存储装置包括多个字段，所述多个字段包括：
第一字段，用于存储对于耦合在供应电压节点与所述缓冲器的输出节点之间的第一开关的控制值；
第二字段，用于存储对于耦合在参考电压节点与所述缓冲器的所述输出节点之间的第二开关的控制值；
第三字段，用于存储对于所述缓冲器的传送器的控制值；以及
第四字段，用于存储对于所述缓冲器的接收器的控制值。
18.如权利要求13所述的方法，还包括在第二存储装置中存储所述采样的状态，并且之后参考所述采样的状态。
19.如权利要求13所述的方法，还包括控制所述缓冲器以在所述衬垫在包括所述IC的平台中未使用时耦合下拉阻抗到所述衬垫。
20.一种机器可读存储媒体，存储机器可读指令，所述机器可读指令在被处理器执行时实现权利要求13到19任一项所述的方法。
21.一种用于控制输入/输出(I/O)缓冲器的装置，包括：
用于响应于第一次进入低功率状态而对耦合到互连的集成电路(IC)的衬垫上的状态进行采样的部件，所述衬垫耦合到所述IC的缓冲器，所述缓冲器包括传送器和接收器；
用于基于所述采样的状态和所述低功率状态来选择第一控制值用于所述缓冲器的至少一个可控元件的部件；以及
用于在与所述缓冲器关联的存储装置中存储所选择的所述第一控制值的部件，以及
用于响应于第二次进入所述低功率状态而使用存储的所述第一控制值控制所述缓冲器以在所述衬垫处维持所采样的状态的部件。
22.如权利要求21所述的装置，还包括：
用于确定覆盖指示符是否是活动的部件；
用于响应于确定所述覆盖指示符是活动的而执行下列步骤的部件：在配置存储装置中存储第二控制值，以及使用所述第二控制值控制所述I/O缓冲器以在所述衬垫处维持覆盖值，以及
响应于确定覆盖指示符是不活动的而存储所述第一控制值以及控制所述缓冲器以维持所述采样的状态的部件。
23.如权利要求22所述的装置，还包括用于接收来自系统的固件的所述覆盖指示符的部件。
24.如权利要求21所述的装置，还包括用于控制所述缓冲器以在对所述状态进行采样前将所述衬垫置于三态中的部件。
25.如权利要求21所述的装置，其中所述存储装置包括多个字段，所述多个字段包括：
第一字段，用于存储对于耦合在供应电压节点与所述缓冲器的输出节点之间的第一开关的控制值；
第二字段，用于存储对于耦合在参考电压节点与所述缓冲器的所述输出节点之间的第二开关的控制值；
第三字段，用于存储对于所述缓冲器的传送器的控制值；以及
第四字段，用于存储对于所述缓冲器的接收器的控制值。
26.如权利要求21所述的装置，还包括用于在第二存储装置中存储所述采样的状态并且之后参考所述采样的状态的部件。
27.如权利要求21所述的装置，还包括用于控制所述缓冲器以在所述衬垫在包括所述IC的平台中未使用时耦合下拉阻抗到所述衬垫的部件。
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