CN105657293B - 多层信号叠加的多屏拼接处理器及其多层信号叠加方法 - Google Patents

Abstract

本发明实施例公开了一种多层信号叠加的多屏拼接处理器及其多层信号叠加方法，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题。本发明实施例多层信号叠加的多屏拼接处理器包括：至少一个输出单元；每个输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；其中，第一叠加模块通过传输到输出单元的信号进行一次叠加，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。

Description

多层信号叠加的多屏拼接处理器及其多层信号叠加方法

技术领域

本发明涉及处理器技术领域，尤其涉及一种多层信号叠加的多屏拼接处理器及其多层信号叠加方法。

背景技术

多屏拼接处理器的功能是采集多个视频信号，经过叠加拼接后输出到大屏幕上显示。随着显示技术的发展，单个屏幕的分辨率正在不断变大，从1400x1050到1920x1080，再到3840x2160(4K)，因此在单个屏幕内显示更多的画面，更多的信息，也成为了一种新的需求，例如目前的单屏显示9个信号或显示16个信号都是比较常见的使用模式。

实时型多屏拼接处理器通常由采集单元，主控单元，高速串行信号交叉单元，输出单元构成，因为输出单元每一路的视频信号都有独立的处理通道，所以能很好地满足视频处理实时性的要求。但是正因为如此，硬件成本比较高，所以在一个屏幕内叠加的信号就比较少，2个，4个或8个。如果想要增加单屏信号数量，通常有两种办法：

一是在输出单元增加更多的处理通道，这样硬件成本就会急剧上升，成本增高；

二是采用如图1所示的处理器级联方式，先在处理器1中将几个信号叠加，然后输出给处理器2采集单元，再在处理器2中再和其他信号叠加，这样不光总体成本高，而且级联后传输延时增大，实时性降低。

而总线型架构多屏拼接处理器，如图2所示，通过PCI或PCIe总线将采集板，显示板，CPU，内存连在一起，可以很容易地实现在一个屏内显示多个画面，如9个，16个，甚至更多。但是由于所有数据都是在总线上传输，受总线带宽的限制，当显示的画面个数增加时，很容易超过带宽，因此就需要通过降低图像帧率的处理方式来限制传输数据量。这样图像的流畅性，实时性都会降低。

因此，在满足信号实时传输的条件下，使单屏能显示更多的信号，同时又不至于成本增加过多成为本领域技术人员亟待解决的技术问题。

发明内容

本发明实施例提供的一种多层信号叠加的多屏拼接处理器及其多层信号叠加方法，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题。

本发明实施例提供的一种多层信号叠加的多屏拼接处理器，包括：

至少一个输出单元；

每个所述输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；

其中，所述第一叠加模块通过传输到所述输出单元的信号进行一次叠加，所述第二叠加模块对所述第一叠加模块通过级联环回传输的，并通过所述延时控制模块进行延时处理后的所述信号进行再次叠加处理。

可选地，所述的多层信号叠加的多屏拼接处理器还包括：

至少一个采集单元、交叉单元和主控单元，所述输出单元、所述采集单元通过交叉单元级联连接，所述主控单元与所述采集单元、所述交叉单元和所述输出单元连接。

可选地，所述延时控制模块，具体用于对获取到的所述第一叠加模块输出的首次叠加的所述信号对应设置延时为0，再获取通过所述第二叠加模块进行二次叠加经由所述交叉单元级联环回传输给所述第一叠加模块再次叠加后的所述信号，并对再次叠加后的所述信号进行与叠加次数相对应的延时设置，使得与级联环回的所述信号延时相同。

可选地，所述输出单元还包括串并转换模块、第一并串转换模块、缩放缓存模块、第一时钟转换模块和编码模块；

所述串并转换模块的输出端与所述缩放缓存模块连接，所述缩放缓存模块的输出端与所述第一叠加模块连接，所述第一时钟转换模块连接在所述第二叠加模块和所述编码模块之间；

所述第一并串转换模块与所述第二叠加模块的输出端连接；

所述串并转换模块的输入端、所述第一并串转换模块的输出端与所述交叉模块连接。

可选地，所述第一时钟转换模块，用于将所述第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域。

可选地，所述采集单元还包括解码模块、第二时钟转换模块和第二并串转换模块，所述解码模块、所述第二时钟转换模块和所述第二并串转换模块依次级联连接，所述第二并串转换模块的输出端与所述交叉单元连接。

本发明实施例提供的一种多屏拼接处理器的多层信号叠加方法，通过本实施例中提及的任意一种所述的多层信号叠加的多屏拼接处理器进行实现，包括：

第一叠加模块通过传输到输出单元的信号进行一次叠加；

第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。

可选地，第一叠加模块通过传输到输出单元的信号进行一次叠加具体包括：

串并转换模块获取到交叉单元通过采集单元传输的信号进行串并转换，并通过缩放缓存模块进行信号缓存缩放；

所述第一叠加模块获取到所述缩放缓存模块传输的所述信号进行一次叠加。

可选地，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理具体包括：

所述延时控制模块对获取到的所述第一叠加模块输出的首次叠加的所述信号对应设置延时为0；

或

所述延时控制模块获取通过所述第二叠加模块进行二次叠加经由所述交叉单元级联环回传输给所述第一叠加模块再次叠加后的所述信号，并对再次叠加后的所述信号进行与叠加次数相对应的延时设置，使得与级联环回的所述信号延时相同。

可选地，多屏拼接处理器的多层信号叠加方法还包括：

第一时钟转换模块将所述第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域，输出到编码模块进行输出。

从以上技术方案可以看出，本发明实施例具有以下优点：

本发明实施例提供的一种多层信号叠加的多屏拼接处理器及其多层信号叠加方法，其中，多层信号叠加的多屏拼接处理器包括：至少一个输出单元；每个输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；其中，第一叠加模块通过传输到输出单元的信号进行一次叠加，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。本实施例中，通过第一叠加模块通过传输到输出单元的信号进行一次叠加，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1至图3为现有技术的多屏拼接处理器的结构示意图；

图4为本发明实施例中提供一种多层信号叠加的多屏拼接处理器的一个实施例的结构示意图；

图5为本发明实施例中提供一种多屏拼接处理器的多层信号叠加方法的一个实施例的流程示意图；

图6为本发明实施例中提供一种多屏拼接处理器的多层信号叠加方法的一个实施例的流程示意图；

图7为图6的应用例示意图。

具体实施方式

本发明实施例提供的一种多层信号叠加的多屏拼接处理器及其多层信号叠加方法，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题。

为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

请参阅图4，本发明实施例中提供一种多层信号叠加的多屏拼接处理器的一个实施例包括：

至少一个输出单元1；

每个输出单元1设置有第一叠加模块S1、第二叠加模块S3和延时控制模块S2；

其中，第一叠加模块S1通过传输到输出单元1的信号进行一次叠加，第二叠加模块S3对第一叠加模块S1通过级联环回传输的，并通过延时控制模块S2进行延时处理后的信号进行再次叠加处理。

进一步地，多层信号叠加的多屏拼接处理器还包括：

至少一个采集单元2、交叉单元3和主控单元4，输出单元1、采集单元2通过交叉单元3级联连接，主控单元4与采集单元2、交叉单元3和输出单元1连接。

进一步地，延时控制模块S2，具体用于对获取到的第一叠加模块S1输出的首次叠加的信号对应设置延时为0，再获取通过第二叠加模块S3进行二次叠加经由交叉单元3级联环回传输给第一叠加模块S1再次叠加后的信号，并对再次叠加后的信号进行与叠加次数相对应的延时设置，使得与级联环回的信号延时相同。

进一步地，输出单元1还包括串并转换模块S6、并串转换模块S4、缩放缓存模块S7、第一时钟转换模块S5和编码模块S8；

串并转换模块S6的输出端与缩放缓存模块S7连接，缩放缓存模块S7的输出端与第一叠加模块S1连接，第一时钟转换模块S5连接在第二叠加模块S3和编码模块S8之间；

第一并串转换模块S4与第二叠加模块S3的输出端连接；

串并转换模块S6的输入端、第一并串转换模块S4的输出端与交叉模块3连接。

进一步地，第一时钟转换模块S5，用于将第二叠加模块S3输出的信号从固定传输时钟域转换为像素时钟域。

进一步地，采集单元2还包括解码模块21、第二时钟转换模块22和第二并串转换模块23，解码模块21、第二时钟转换模块22和第二并串转换模块23依次级联连接，第二并串转换模块23的输出端与交叉单元3连接。

下面进行详细的各模块的交互的描述：

利用内部级联的方法将输出单元叠加后的数据进行与采集单元2相同的并串转换，再次输入到交叉单元3，再由交叉单元3输出到其他输出单元1，然后与其他输出单元1的数据进行二次叠加输出。经过叠加后的数据也可以再次环回输入到交叉单元3，并再次与其他输出单元1的数据进行叠加，允许进行多次叠加。通过多次叠加从而实现了在单屏内显示更多的信号。

单纯利用级联方式进行叠加会带来一些其他问题，比如高速串行信号也会存在几个时钟的传输延时，经过级联后图像数据每行都会延迟几个像素时钟，这就会导致图像水平位置不对齐，无法直接叠加。因此本发明在每个输出单元内采用了两个叠加模块的方法来解决每行数据延迟的问题。第一叠加模块S1将本单元内信号进行叠加，然后经过延时控制模块S2，使信号延迟与经过级联环回的信号延时一致，接下来在第二叠加模块S3将第一叠加模块S1输出信号与级联环回的信号叠加，最后通过第一时钟转换模块S5转换到像素时钟域。

本发明所涉及的多层信号叠加的装置位于输出单元中，由第一叠加模块S1，延时控制模块S2，第二叠加模块S3，并串转换模块S4，时钟转换模块S5构成。这些模块均可通过FPGA(Field Programmable Gata Array现场可编程门阵列)器件来实现。

第一叠加模块S1负责将直接传输到本输出单元的几个信号叠加，叠加后输出给延时控制模块S2。

延时控制模块S2负责将数据延迟几个时钟，从而保证与级联环回的信号延时相同。由于级联传输的延时是固定的N个时钟，所以此模块通过软件进行控制，如果不与环回信号叠加，可设置延时为0，如果是与1次环回信号叠加，则延时N个时钟，如果是与2次环回信号叠加，则延时2*N个时钟，依次递增。进行延时控制后，输出给第二叠加模块S3。

第二叠加模块S3负责将通过级联环回传输的数据与第一叠加模块S1输出的数据进行再次叠加，从而实现把多个信号在单个屏内叠加显示。

并串转换模块S4负责将第二叠加模块输出的并行数据转换成高速串行数据，然后环回输出到高速串行信号交叉单元3。

第一时钟转换模块S5负责将第二叠加模块S3输出的数据从固定传输时钟域转换到像素时钟域。例如固定传输参考时钟是150MHz,而像素时钟是108MHz，时钟转换模块可以完成不同时钟域的转换。在数据处理阶段，例如缩放，叠加处理时使用相同的固定时钟，可以避免数据在不同的时钟下频繁转换，提高稳定性，只在最后输出显示时才转换到所需的像素时钟。

本实施例中，通过第一叠加模块S1通过传输到输出单元1的信号进行一次叠加，第二叠加模块S3对第一叠加模块S1通过级联环回传输的，并通过延时控制模块S2进行延时处理后的信号进行再次叠加处理，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题，以及保证实时性的条件下，解决了实时型多屏拼接处理器单屏显示多个信号的问题，利用现有的处理器结构，无需增加新的硬件，实现的成本低，级联传输过程中未使用帧缓存，传输延时小，保证了图像的实时性。

请参阅图5，本发明实施例中提供的一种多屏拼接处理器的多层信号叠加方法的一个实施例包括：通过图4实施例的多层信号叠加的多屏拼接处理器进行实现，步骤包括：

501、第一叠加模块通过传输到输出单元的信号进行一次叠加；

本实施例中，当在满足信号实时传输的条件下，使单屏能显示更多的信号，同时又不至于成本增加过多时，需要第一叠加模块通过传输到输出单元的信号进行一次叠加。

502、第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。

当第一叠加模块通过传输到输出单元的信号进行一次叠加之后，需要第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。

本实施例中，通过第一叠加模块通过传输到输出单元的信号进行一次叠加，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题，以及保证实时性的条件下，解决了实时型多屏拼接处理器单屏显示多个信号的问题。

上面是对多屏拼接处理器的多层信号叠加方法的过程进行详细的描述，下面将对具体步骤进行详细的描述，请参阅图6，本发明实施例中提供的一种多屏拼接处理器的多层信号叠加方法的另一个实施例包括通过图4实施例的多层信号叠加的多屏拼接处理器进行实现，步骤包括：

601、串并转换模块获取到交叉单元通过采集单元传输的信号进行串并转换，并通过缩放缓存模块进行信号缓存缩放；

本实施例中，当在满足信号实时传输的条件下，使单屏能显示更多的信号，同时又不至于成本增加过多时，需要串并转换模块获取到交叉单元通过采集单元传输的信号进行串并转换，并通过缩放缓存模块进行信号缓存缩放。

602、第一叠加模块通过传输到输出单元的信号进行一次叠加；

当串并转换模块获取到交叉单元通过采集单元传输的信号进行串并转换，并通过缩放缓存模块进行信号缓存缩放之后，需要第一叠加模块通过传输到输出单元的信号进行一次叠加。

603、第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。

当第一叠加模块获取到缩放缓存模块传输的信号进行一次叠加之后，需要延时控制模块对获取到的第一叠加模块输出的首次叠加的信号对应设置延时为0。

604、延时控制模块获取通过第二叠加模块进行二次叠加经由交叉单元级联环回传输给第一叠加模块再次叠加后的信号，并对再次叠加后的信号进行与叠加次数相对应的延时设置，使得与级联环回的信号延时相同；

当延时控制模块对获取到的第一叠加模块输出的首次叠加的信号对应设置延时为0之后，且串并转换模块获取到交叉单元通过采集单元传输的信号进行串并转换，并通过缩放缓存模块进行信号缓存缩放之后，需要延时控制模块获取通过第二叠加模块进行二次叠加经由交叉单元级联环回传输给第一叠加模块再次叠加后的信号，并对再次叠加后的信号进行与叠加次数相对应的延时设置，使得与级联环回的信号延时相同。

605、第一时钟转换模块将第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域，输出到编码模块进行输出。

当延时控制模块获取通过第二叠加模块进行二次叠加经由交叉单元级联环回传输给第一叠加模块再次叠加后的信号，并对再次叠加后的信号进行与叠加次数相对应的延时设置，使得与级联环回的信号延时相同之后，需要第一时钟转换模块将第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域，输出到编码模块进行输出。

下面以一具体应用场景对图6所示实施例进行详细的描述，应用例包括：

实现图7中单屏9信号叠加显示：

(1)在输出单元中将从高速串行信号交叉单元过来的4个信号分别进行串并转换，图像缓存缩放，然后送入到第一叠加模块完成4个信号的叠加。

(2)将第一叠加模块输出的信号送到延时控制模块，因为是首次叠加，不需要与环回信号叠加，延时设为0，传给第二叠加模块。

(3)第二叠加模块直接将信号传送给第一并串转换模块，然后再次送到高速串行信号交叉单元。

(4)通过高速串行信号交叉单元将第一个输出单元1级联环回的信号送到输出单元2，经过串并转换模块后送到第二叠加模块。而输出单元2将其余4个信号经过上述(1)(2)相同的处理后送到第二叠加模块，但此时延时设置为N个时钟。然后第二叠加模块将两组信号叠加后送给第一并串转换模块，之后再次送到高速串行信号交叉单元。此时已完成8个信号的叠加。

(5)再次通过高速串行信号交叉单元将第二个输出单元级联环回的信号送到第三个输出单元，经过串并转换模块后送到第二叠加模块。而第三个输出单元将第9个信号经过上述(1)(2)相同的处理后送到第二叠加模块，但此时延时设置为2*N个时钟。接下来第二叠加模块将两组信号叠加，此时完成了9个信号的叠加。最后经过第一时钟转换模块转换到像素时钟，再送到编码模块输出显示。

本实施例中，通过第一叠加模块通过传输到输出单元的信号进行一次叠加，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理，实现了在满足信号实时传输的条件下，使单屏能显示更多的信号，解决了成本增加过多的技术问题，以及保证实时性的条件下，解决了实时型多屏拼接处理器单屏显示多个信号的问题，利用现有的处理器结构，无需增加新的硬件，实现的成本低，级联传输过程中未使用帧缓存，传输延时小，保证了图像的实时性。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种多层信号叠加的多屏拼接处理器，其特征在于，包括：

至少一个输出单元；

每个所述输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；

其中，所述第一叠加模块将传输到所述输出单元的信号进行一次叠加，所述第二叠加模块对所述第一叠加模块通过级联环回传输的，并通过所述延时控制模块进行延时处理后的所述信号进行再次叠加处理。

2.根据权利要求1所述的多层信号叠加的多屏拼接处理器，其特征在于，所述的多层信号叠加的多屏拼接处理器还包括：

至少一个采集单元、交叉单元和主控单元，所述输出单元、所述采集单元通过交叉单元级联连接，所述主控单元与所述采集单元、所述交叉单元和所述输出单元连接。

3.根据权利要求2所述的多层信号叠加的多屏拼接处理器，其特征在于，所述延时控制模块，具体用于对获取到的所述第一叠加模块输出的首次叠加的所述信号对应设置延时为0，再获取通过所述第二叠加模块进行二次叠加经由所述交叉单元级联环回传输给所述第一叠加模块再次叠加后的所述信号，并对再次叠加后的所述信号进行与叠加次数相对应的延时设置，使得与级联环回的所述信号延时相同。

4.根据权利要求2或3所述的多层信号叠加的多屏拼接处理器，其特征在于，所述输出单元还包括串并转换模块、第一并串转换模块、缩放缓存模块、第一时钟转换模块和编码模块；

所述串并转换模块的输出端与所述缩放缓存模块连接，所述缩放缓存模块的输出端与所述第一叠加模块连接，所述第一时钟转换模块连接在所述第二叠加模块和所述编码模块之间；

所述第一并串转换模块与所述第二叠加模块的输出端连接；

所述串并转换模块的输入端、所述第一并串转换模块的输出端与所述交叉模块连接。

5.根据权利要求4所述的多层信号叠加的多屏拼接处理器，其特征在于，所述第一时钟转换模块，用于将所述第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域。

6.根据权利要求2所述的多层信号叠加的多屏拼接处理器，其特征在于，所述采集单元还包括解码模块、第二时钟转换模块和第二并串转换模块，所述解码模块、所述第二时钟转换模块和所述第二并串转换模块依次级联连接，所述第二并串转换模块的输出端与所述交叉单元连接。

7.一种多屏拼接处理器的多层信号叠加方法，通过如权利要求1至6中任意一项所述的多层信号叠加的多屏拼接处理器进行实现，其特征在于，包括：

第一叠加模块将传输到输出单元的信号进行一次叠加；

第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。

8.根据权利要求7所述的多屏拼接处理器的多层信号叠加方法，其特征在于，第一叠加模块将传输到输出单元的信号进行一次叠加具体包括：

串并转换模块获取到交叉单元通过采集单元传输的信号进行串并转换，并通过缩放缓存模块进行信号缓存缩放；

所述第一叠加模块获取到所述缩放缓存模块传输的所述信号进行一次叠加。

9.根据权利要求8所述的多屏拼接处理器的多层信号叠加方法，其特征在于，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理具体包括：

所述延时控制模块对获取到的所述第一叠加模块输出的首次叠加的所述信号对应设置延时为0；

或

所述延时控制模块获取通过所述第二叠加模块进行二次叠加经由所述交叉单元级联环回传输给所述第一叠加模块再次叠加后的所述信号，并对再次叠加后的所述信号进行与叠加次数相对应的延时设置，使得与级联环回的所述信号延时相同。

10.根据权利要求7至9中任意一项所述的多屏拼接处理器的多层信号叠加方法，其特征在于，多屏拼接处理器的多层信号叠加方法还包括：

第一时钟转换模块将所述第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域，输出到编码模块进行输出。