CN105655681A - S波段3路径向功率合成器 - Google Patents
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Abstract
本发明公开了一种S波段3路径向功率合成器，每两段外围的四分之一波长阻抗线的端部相连且形成“V”型的波长阻抗线，因此，所述六段外围的四分之一波长阻抗线共形成三段“V”型的波长阻抗线，所述三段“V”型的波长阻抗线与三段外围的二分之一波长阻抗线间隔设置且头尾串接而成一个封闭的阻抗线圈，从阻抗线圈的六个串接端引出所述六段50Ω隔离端引线，所述六段50Ω隔离端引线用于连接隔离电阻，所述三段内置的四分之一波长阻抗线的一端头连接而成公共输出端，另外三端头分别与三段“V”型的波长阻抗线的中点连接且引出50Ω输入端引线，隔离电阻耐功率设计与隔离电阻尺寸无关，同时确保合成器各端口的幅度和相位一致，边频无色散现象。
Description
技术领域
本发明涉及一种3路径向高功率合成器，属于微波馈线领域。
背景技术
现代雷达的发展，大功率合成(分配)器被广泛应用。对于多通道的T/R通道的雷达系统，如果要对其每个通道进行定标测试，需要有多通道的定标网络，而当T/R组件通道数很多且全部发射同时工作时，定标网络的输出功率能够达到几十甚至上百瓦的输出功率，这就要求定标网络中功率合成器的耐功率足够大。而雷达固态发射机设计中，为了得到较高的输出功率，也需要用到频响较好的大功率合成器。
常用隔离的功率合成器有Wilkinson功率合成器，N路径向功率合成器，电桥，魔T等，Wilkinson功率合成器和传统N路径向功率合成器的隔离电阻均跨接在分臂之间，电阻的尺寸以及对地寄生参量对功率合成器的性能有很大影响，这和隔离电阻的耐功率是一对矛盾，因此耐功率无法做高。电桥，魔T在边频存在色散，在用作功率合成时影响合成效率，因此传统的设计方法在工程应用上多少存在一定的缺陷。
发明内容
本发明要解决的问题是：常用隔离的功率合成器有Wilkinson功率合成器，N路径向功率合成器，电桥，魔T等，Wilkinson功率合成器和传统N路径向功率合成器的隔离电阻均跨接在分臂之间，电阻的尺寸以及对地寄生参量对功率合成器的性能有很大影响，这和隔离电阻的耐功率是一对矛盾，因此耐功率无法做高。电桥，魔T在边频存在色散，在用作功率合成时影响合成效率，因此传统的设计方法在工程应用上多少存在一定的缺陷。
为了解决以上问题，本发明提供了一种技术方案是：S波段3路径向功率合成器，包括基板以及设置在基板上的电路单元，所述电路单元包括三段外围的二分之一波长阻抗线、六段外围的四分之一波长阻抗线、三段内置的四分之一波长阻抗线、六段50Ω隔离端引线和三段50Ω输入端引线，每两段外围的四分之一波长阻抗线的端部相连且形成“V”型的波长阻抗线，因此，所述六段外围的四分之一波长阻抗线共形成三段“V”型的波长阻抗线，所述三段“V”型的波长阻抗线与三段外围的二分之一波长阻抗线间隔设置且头尾串接而成一个封闭的阻抗线圈，从阻抗线圈的六个串接端引出所述六段50Ω隔离端引线，所述六段50Ω隔离端引线用于连接隔离电阻，所述三段内置的四分之一波长阻抗线的一端头连接而成公共输出端，另外三端头分别与三段“V”型的波长阻抗线的中点连接且引出50Ω输入端引线，其中，每段内置的四分之一波长阻抗线的阻抗值为每段外围的四分之一波长阻抗线的阻抗值为每段外围的二分之一波长阻抗线的阻抗值为Z0为输入阻抗。
进一步地，所述三段外围的二分之一波长阻抗线呈脉冲波型，所述三段“V”型的波长阻抗线的夹角为120度。
进一步地，所述基板的介电常数2.94，厚度1mm，所述电路单元采用厚度0.0175mm的铜箔。
与现有技术相比，本发明的有益效果是：隔离电阻位置和尺寸可调，以保证考虑高功率信号合成时，隔离电阻耐功率设计与隔离电阻尺寸无关，不影响合成器的电性能，同时确保合成器各端口的幅度和相位一致，边频无色散现象。
附图说明
图1为本发明的原理结构图。
具体实施方式
根据具体实施方式，并结合附图，对本发明的技术方案进行说明；
实施例1如图1所示，S波段3路径向功率合成器，包括基板以及设置在基板上的电路单元，所述电路单元包括三段外围的二分之一波长阻抗线c、六段外围的四分之一波长阻抗线b、三段内置的四分之一波长阻抗线a、六段50Ω隔离端引线e和三段50Ω输入端引线d，每两段外围的四分之一波长阻抗线b的端部相连且形成“V”型的波长阻抗线，因此，所述六段外围的四分之一波长阻抗线b共形成三段“V”型的波长阻抗线，所述三段“V”型的波长阻抗线与三段外围的二分之一波长阻抗线c间隔设置且头尾串接而成一个封闭的阻抗线圈，从阻抗线圈的六个串接端引出所述六段50Ω隔离端引线e，所述六段50Ω隔离端引线e用于连接隔离电阻，所述三段内置的四分之一波长阻抗线a的一端头连接而成公共输出端，另外三端头分别与三段“V”型的波长阻抗线的中点连接且引出50Ω输入端引线，其中，每段内置的四分之一波长阻抗线的阻抗值为每段外围的四分之一波长阻抗线的阻抗值为每段外围的二分之一波长阻抗线的阻抗值为Z0为输入阻抗，一般情况下，Z0取值50欧姆，优选地，所述三段外围的二分之一波长阻抗线呈脉冲波型，所述三段“V”型的波长阻抗线的夹角为120度。
在实际产品设计中可根据实际功率容量和工作频率选择介质带状线，空气带状线等，考虑到降额设计，可以选择耐功率为输入功率三分之一的50Ω负载作为隔离电阻。优选地，所述基板的介电常数2.94，厚度1mm，所述电路单元采用厚度0.0175mm的铜箔。图1中，所述六段50Ω隔离端引线e对应6个隔离端，分别为Port5、Port6、Port7、Port8、Port9和Port10；所述三段50Ω输入端引线d对应3个输入端，分别为Port2、Port3和Port4；所述三段内置的四分之一波长阻抗线a的一端头连接而成公共输出端，该公共输出端为Port1。
工作原理：高功率信号从三段50Ω输入端引线输入，经三段内置的四分之一波长阻抗线，由公共输出端输出，但在实际过程中，高功率信号从某一段50Ω输入端引线对应的输入端Port3输入，经内置的四分之一波长阻抗线a，由公共输出端Port1输出，但有可能部分信号经内置的四分之一波长阻抗线a后从相邻的一段50Ω输入端引线对应的输入端Port4输出，从而影响从该段50Ω输入端引线对应的输入端Port4输入的高功率信号，因此通过设计本发明的方案，使得高功率信号从某一段50Ω输入端引线对应的输入端Port3输入的同时，部分高功率信号从经一段外围的四分之一波长阻抗线b、一段外围的二分之一波长阻抗线c、另一段外围的四分之一波长阻抗线b后流入相邻的内置的四分之一波长阻抗线a，从而抵消从Port4流出的信号，从而实现输入端Port4和输入端Port3隔离，即互不影响，其他类似，
需要理解的是：上述实施方式对本发明的涉及思路做了比较详细的文字描述，但是这些文字描述，只是对本发明设计思路的简单文字描述，而不是对本发明设计思路的限制，任何不超出本发明设计思路的组合，增加或修改，均落入本发明的保护范围内。
Claims (3)
1.S波段3路径向功率合成器，其特征在于，包括基板以及设置在基板上的电路单元，所述电路单元包括三段外围的二分之一波长阻抗线、六段外围的四分之一波长阻抗线、三段内置的四分之一波长阻抗线、六段50Ω隔离端引线和三段50Ω输入端引线，每两段外围的四分之一波长阻抗线的端部相连且形成“V”型的波长阻抗线，因此，所述六段外围的四分之一波长阻抗线共形成三段“V”型的波长阻抗线，所述三段“V”型的波长阻抗线与三段外围的二分之一波长阻抗线间隔设置且头尾串接而成一个封闭的阻抗线圈，从阻抗线圈的六个串接端引出所述六段50Ω隔离端引线，所述六段50Ω隔离端引线用于连接隔离电阻，所述三段内置的四分之一波长阻抗线的一端头连接而成公共输出端，另外三端头分别与三段“V”型的波长阻抗线的中点连接且引出50Ω输入端引线，其中，每段内置的四分之一波长阻抗线的阻抗值为每段外围的四分之一波长阻抗线的阻抗值为每段外围的二分之一波长阻抗线的阻抗值为Z0为输入阻抗。
2.如权利要求1所述的S波段3路径向功率合成器，其特征在于，所述三段外围的二分之一波长阻抗线呈脉冲波型，所述三段“V”型的波长阻抗线的夹角为120度。
3.如权利要求1或者2所述的S波段3路径向功率合成器，其特征在于，所述基板的介电常数2.94，厚度1mm，所述电路单元采用厚度0.0175mm的铜箔。
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