CN105631062A - 一种检查集成电路线网连通关系的方法 - Google Patents

一种检查集成电路线网连通关系的方法 Download PDF

Info

Publication number
CN105631062A
CN105631062A CN201410595730.0A CN201410595730A CN105631062A CN 105631062 A CN105631062 A CN 105631062A CN 201410595730 A CN201410595730 A CN 201410595730A CN 105631062 A CN105631062 A CN 105631062A
Authority
CN
China
Prior art keywords
node
gauze
connected relation
relation table
vdd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410595730.0A
Other languages
English (en)
Other versions
CN105631062B (zh
Inventor
王国庆
丁丰庆
毛凌颖
李志梁
刘晓明
陈光前
杨晓东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Empyrean Technology Co Ltd
Original Assignee
Beijing CEC Huada Electronic Design Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing CEC Huada Electronic Design Co Ltd filed Critical Beijing CEC Huada Electronic Design Co Ltd
Priority to CN201410595730.0A priority Critical patent/CN105631062B/zh
Publication of CN105631062A publication Critical patent/CN105631062A/zh
Application granted granted Critical
Publication of CN105631062B publication Critical patent/CN105631062B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种检查集成电路线网连通关系的方法,所属的技术领域是EDA(电气设计自动化),尤其是版图验证领域的ERC(电气规则检查)和LVS(集成电路版图与原理图的一致性比较)。对于由N个线网和D个器件组成的集成电路版图,仅采用一个大小为N的连通关系表记录连通关系,时间和空间复杂度明显优于基于二分图的方法。本发明的目的是提供一种内存占用少、运行速度快且非常容易实现的连通关系检查方法,提高相关EDA软件的运行效率,缩短集成电路的设计周期。

Description

一种检查集成电路线网连通关系的方法
技术领域
所属的技术领域是EDA(电气设计自动化),尤其是版图验证领域的ERC(电气规则检查)和LVS(集成电路版图与原理图的一致性检查)。
背景技术
近年来,集成电路技术一直按照“摩尔定律”向前发展。芯片的特征尺寸越来越小,单个芯片的集成度也越来越高,制造工艺越来越复杂。随着芯片规模的扩大和制造技术的日益改进,在集成电路设计的各个阶段所需要的验证也不断增多。通常把集成电路设计分为前端和后端两个阶段,前端主要进行逻辑设计,后端主要进行物理设计。后端设计的版图必须与前端设计的原理图一致,且其电学结构必须满足设计和生产工艺的各种规则要求。ERC(电气规则检查)和LVS(版图与原理图的一致性比较)作为后端设计中必不可少的验证手段,对于消除错误、减少设计失败、提高良品率和降低设计成本具有不可替代的作用。
在ERC和LVS检查中,有一种“线网连通关系检查”可以帮助集成电路设计人员发现其它检查难以发现的断路或其它连接错误。即使集成电路版图通过了常规的LVS检查,仍可能存在一些不能与电源、地等“关键线网”连通的“孤立线网”。由于孤立线网与电源、地等关键线网间没有电流通路,其电位通常是不确定的,如果这些线网连接了一些重要的控制信号(例如MOS晶体管的栅极),在静电、辐射、温度等外部条件的影响下,极有可能造成电路误动作,干扰电路的正常运行。孤立线网检查是连通关系检查的一个比较常见的特例,实际应用中可能更复杂,例如可涉及多个关键线网,检查的条件可以是多种连通关系的复杂的逻辑组合。线网检查的结果除了直接作为错误报告给设计人员以外,还可以为作为中间结果,为其它运算或检查提供依据,例如在LVS中可基于线网检查的结果过滤未使用的器件。
发明内容
本发明针对甚大规模集成电路版图验证工具特别是ERC和LVS工具所面临的运行速度慢、运行时间长、内存占用多的问题,提出了一种高效简便的并发的连通关系检查方法。此方法可降低内存占用,减少“原子检查”的时间,并能减少原子检查的次数,进而加快版图验证工具的运行速度,支持更大规模的版图验证。
当两个线网仅通过一个器件就能互相连通时,称这两个线网是“直接连通”的,当两个线网能连通但至少通过两个以上的器件连通时,称这两个线网是“间接连通”的。若两个线网不能通过有限多个器件连通,则它们是“不连通”的。两个线网连通的物理意义是这两个线网之间至少存在一条电流通路。连通是双向的,若线网N1和N2连通,则N2和N1也连通,反之亦然。
对指定的两个线网进行一次“是否连通”的检查称为一次“原子检查”,检查结果有“连通”和“不连通”两种情况。通常需要对一个线网进行多次原子检查,并对检查结果进行“与”、“或”、“非”、“异或”等逻辑运算,最终得出“合格”或“不合格”的结论。连通关系检查的核心是原子检查,逻辑运算则非常简单。
连通性问题的常规解决办法是生成一个二分图G(N,D,E)来描述电路结构,其中N是线网(NET)的集合,D是器件(DEVICE)的集合,E是线网与器件之间的连接的集合。基于二分图的连通关系检测通常需要遍历二分图。例如,对于“两个线网N1和N2是否连通”这一原子检查,可以从N1出发,以深度优先或广度优先方法遍历二分图,直到到达N2或者遍历完N1所在连通子图的所有线网和器件。当检查另外两个线网N3和N4是否连通时,需要重复执行相同的操作。在最坏情况下,每次原子检查都要遍历整个二分图,即一次原子检查的复杂度为O(N+D+E)。当需要进行大量的原子检查时,此方法的时间复杂度是无法容忍的。
可以对上述方法进行改进,通过一次遍历完成多个原子检查。例如,从一个关键线网出发遍历二分图的一个连通子图,在遍历过程中将所有访问到的线网标记为“与关键线网连通”。如此改进后,遍历线网的复杂度没有变化,但原子检查的次数明显减少了。另外还可以缓存检查结果,避免重复进行相同的原子检查,但这种方法也会带来额外的时间和内存开销。基于二分图的方法无论如何优化,必然要生成和存储二分图,并以某种方法对二分图进行多次遍历,无论时间还是空间的消耗都非常大。
考虑到连通关系检查只关心有关线网“是否连通”,并不关心它们是“如何连通”的,本发明并不生成或使用二分图,只生成一个与记录线网连通关系的“连通关系表”,并进行一趟标记,空间复杂度为O(N),标记过程的时间复杂度是O(N+D+E)。标记完成后,一次原子检的复杂度为O(1)。在实际电路中,N远远小于D和E,内存和时间的降低十分明显。
本发明的主要技术方案包括四个步骤:
一、初始化线网连通关系表
设线网总数为N,建立一个包含N个结点的连通关系表,每个结点代表一个线网,表的初始状态为所有线网互不连通,即每一结点都指向其自身。线网连通关系表可采用多种数据结构,本发明只介绍“森林”和“数组”结构,这两种结构在逻辑上是等价的。相关领域的技术人员可以借鉴本发明的设计思想,采用其它类似的数据结构和方法来实现连通关系表,应视为本质上与本发明相同。
在森林结构中,每个结点有一个指向其它结点的指针。如果结点A指向结点B,称A为B的子结点,B为A的父结点。如果一个结点没有父结点,则指向其自身,这样的结点称为“根结点”。森林结构中,每个结点的指针必须指向有效结点,没有“空指针”,也不允许出现环。数组结构是一个包含N个元素的一维数组。数组的每个元素就是一个整数,相当于森林结构中的结点,整数的值相当于森林结构的指针,是对数组中另一整数的索引值(下标)。
二、将器件构成的直接连通关系合并到连通关系表中
本发明假定在连通关系检查之前已经完成了“线网提取”和“器件提取”。在器件提取中识别出的器件保存在器件数据库中。遍历版图数据库中所有可构成电流通路的器件,将器件构成的直接连通关系合并到连通关系表中。通常认为以下器件的以下两极之间可构成电流通路,从而能连通两个线网:电阻、电容、二极管的正负极;场效应管的S(源)和D(漏);三极管的C(集电极)和E(发射极)等。电容不能通过直流电流,但可通过交流电流,通常认为是连通的。二极管具有单向导电性,但在本发明适用的领域中始终认为是双向连通的。场效应管和三极管通常视为二端器件,只考虑S-D或C-E的连通关系,当然根据需要也可视为多端器件。由于连通关系具有传递性,当考虑一个器件的T(≥2)个电极时,可以将该器件等效为T-1个双端器件串联,不需要考虑每对电极间两两连通。做此等效变换后,双端器件与多端器件的处理并无本质区别,因此只讨论双端连通的器件。
假设从器件数据库中读取的一个双端器件的两极分别连接了线网N1和N2。在线网连通关系表中,依次进行以下操作:
(1)找到N1对应结点的根结点R1
由于每一结点都有一指针指向其父结点,从而形成了从该结点到根结点的指针序列,沿该指针序列依次访问该结点的父节点,祖父结点,……,直到根结点。利用根结点的指针指向其自身这一特点,很容易判断一结点是否为根结点。
(2)找到N2对应结点的根结点R2
方法同上。
(3)合并以R1和R2为根结点的两棵树
R1和R2都是根结点,它们的指针分别指向自身,若让R1指向R2,则R2成为R1的父结点,R1不再是根结点,R2仍为根结点。原则选择R1还是R2作为新的根结点是任意的,但为了后续处理方便,最好规定R1和R2的优先级。例如,可以规定线网ID或内存地址小的结点为根结点,这样可以保证整个连通关系表的ID顺序或内存地址顺序与其拓扑顺序一致。
从上述合并过程看出,在森林形式的连通关系表中,森林中的每棵树就是一个连通子图。合并N1和N2的过程实际上就是把N1所在的树与N2所在的树合并,合并方式就是使一棵树的根结点成为另一棵树上某个结点(不必是根结点)的子结点。
图1是合并过程的示意图,图1(左)是合并前的森林结构。若要把结点2和6的连通关系合并到森林结构中,首先找到2的根结点1和6的根结点5,然后使根结点5指向根结点1,结果如图1(右)所示。
可能遇到器件的两端连接到同一线网,即N1=N2的特殊情况,这时可不进行处理。还有一种特殊情况是N1≠N2,但N1和N2已经在同一棵树上,即R1=R2,这种情况可以不进行第(3)步处理。无论是否考虑这两种特殊情况,结果都是一样的。
一次合并的时间复杂度与树的高度有关。理论已经证明,进行D(器件个数)次合并的时间复杂度是O(k(N+D+E)),系数k不是常数,随问题规模的增长而变大,但k的增长非常缓慢,在实际应用中可以认为是常数,因此合并过程的时间复杂度为O(N+D+E)。合并过程只是利用新加入的连通关系来调整连通关系表的结构,并不会直接记录“N1与N2直接连通”这一信息,不需要申请新的内存,内存消耗只与线网个数N有关,与器件个数D和连通关系数E无关,明显优于二分图方法。
三、把连通关系表化到最简
化简的目标是使连通关系表达到最简,即表中每个结点要么直接指向根结点,要么本身就是根结点,这时森林中每棵树的高度都不超过2。化简过程非常简单,只需要对每个结点的指针进行一次修改。具体方法是:按拓扑顺序(确保任一结点的访问时间晚于其父结点)遍历连通关系表中的每一个结点,使该结点直接指向其祖父结点。可以证明,在化简过程中,每个结点在处理前一瞬间的祖父结点必然是根结点,因此指向祖父结点就等同于指向根结点,最终所有结点都指向根结点或本身就是根结点。由于存在指向自身的根结点,一个结点的祖父结点有可能就是其自身或其父结点,不过实际实现中不需要检查这两种特殊情况,化简结果并无差异。如上所述,若在合并线网时以线网ID或内存地址规定线网的优先级,则按此优先级访问各结点就等同于按拓扑顺序遍历连通关系表,不需要进行拓扑排序。对于数组结构,下标递增的顺序就是一种拓扑顺序。化简过程的时间复杂度显然为O(N),不需要额外的存储空间。
图2显示了一个连通关系表在化简过程中的变化。共有7个结点,需要7次处理,但只有结点4、6、7的处理会引起结构的变化,图2只画出了这三次处理。
四、基于化简后的连通关系表,识别满足特定连通关系的线网
这一步骤的核心是原子检查,即任意给定线网N1和N2,判断它们是否连通。在未化简的连通关系表中,判断两个线网是否连通只需要判断它们是否在同一棵树上,即它们的根结点是否是同一结点。化简后,每一非根结点都直接指向根结点,因此只要判断N1的父结点是否等于N2的父结点就可以了。一次原子检查的复杂度为O(1)。
如果N1是关键线网,那么判断N1和N2是否连通就等同于判断N2是否与关键线网连通。若有多个关键线网,则依次检查N2与每一关键线网的连通关系,把检查的结果进行逻辑运算,就能判断出N2是否是合格线网。增加关键线网的个数并不需要额外的内存空间,但进行原子检查和逻辑运算的次数会增加。通常关键线网可以分组,例如集成电路版图可能包括多个不同电压的电源,如果不需要区分不同电源的话,可以把所有电源“连通”起来,即在第二步中,增加一个连接了所有电源的虚拟器件。这时,可以用一个电源代表一组电源,一个线网与一组电源的连通关系等价于其与该代表电源的连通关系。关键线网的数目可能很多,但大多数情况都能合并为2-3组(包括电源、地和其它关键线网),因此本发明算法的执行效率对关键线网的数目并不敏感。
在实际的ERC检查中,通常规定电源和地是连通关系的“中断点”,不允许出现跨越中断点的电流通路。例如:有以下连通:
VDD-N1-VSS-N2-N3
其中,VDD是电源,VSS是地,N1~N3是普通线网。这五个线网是物理上互相连通的,而在电路设计中,认为N1与VDD和VSS都连通,但N2、N3只与VSS连通,并不与VDD连通,因为电流从VDD出发经N1到达VSS后不会再流向N2。对这种情况有两种处理策略:一是使用两个连通关系表,分别记录各线网与VDD的连通关系和与VSS的连通关系,此方法内存消耗稍大,但效率高。二是使用一个连通关系表,进行两次初始化、合并和化简,并把每次化简的结果(与VDD、VSS是否连通)记录在另外的数据结构中(每个线网占用一个比特),此方法内存增加不多,但要两次读取器件数据库,通常器件数目远远大于线网数目,因此效率偏低。
附图说明
图1 连通关系的合并
图2连通关系表的化简
图3一个反相器的电路图
图4反相器电路连通关系的合并(森林结构)
图5反相器电路连通关系的合并(数组结构)
具体实施方式
具体实施方式一
图3是一个反相器电路的原理图,识别不能与电源VDD连通的线网。
该反相器共有四个线网,每个线网有一个数字编号(ID)和一个名字:1=VDD,2=IN,3=OUT,4=GND。有两个器件:器件M1的G、S、D端分别连接线网IN、VDD、OUT;器件M2的G、S、D端分别连接线网IN、OUT、GND。
采用森林表示,分四个步骤完成识别过程:
(1)初始化连通关系表
因共有4个线网,初始化连通关系表包含4个结点,如图4(左)。每个结点有一个指针指向自己(指向结点自身的指针不画出)。图中结点编号代表线网ID。
(2)读取器件数据库,将器件构成的连通关系合并到连通关系表
线网连通关系检查的最终结果与器件的读取顺序无关。假定先读出的器件是M1,M1是三端器件,根据设计要求,忽略G端,只考虑S和D。S连接了线网1(VDD),D连接了线网3(OUT),我们说线网1和3是直接连通的,把1和3的连通关系合并到表中。方法如下:从结点1出发,沿指针顺次访问1的父结点,祖父结点……,直到指向其自身的根结点。本实施方式中,1的根结点仍为1。同样的方法找到3的根结点(仍为3)。由于1小于3,修改结点3的指针,使其指向结点1,结点1的指针仍指向其自身。结果如图4(中)。
然后读取器件M2。将通过M2直接连通的线网3和4合并到表中,方法如下:找到3的根结点(1),4的根结点(4),使4指向1,结果如图4(右)。
(3)化简连通关系表
按ID从小到大的顺序依次处理每一结点:找到1的祖父结点(仍为1),然后使结点1直接指向其祖父结点(仍为1);结点2的处理与1相同;找到3的祖父结点(1),结点3直接指向其祖父结点(1);结点4的处理与3相同。由于连通关系表在化简前已是最简,化简后没有发生变化。
(4)识别不能与VDD连通的线网
VDD的ID是1,依次检查各结点的父结点是否等于结点1的父结点。结点1的父结点是1,结点3和4的父结点都是1,只有结点2的父结点不是1。因此,线网2(IN)是不能与VDD连通的线网。
具体实施方式二
仍采用具体实施方式一的示例,但采用数组表示的连通关系表。识别过程如下:
(1)初始化连通关系表
初始化数组大小为5,所有元素的值与其下标相同,下标为0的元素不用,如图5(左上)。
(2)读取器件数据库,将器件构成的连通关系合并到连通关系表
假定先读出的器件是M2,M2连接了线网3和4。在数组中访问下标为3的元素,读取该元素的值作为新的下标访问其父元素,以此类推,直到到达下标与值相等的元素(根元素)。本实施方式中3的根元素就是3本身。同样找到4的根元素,仍为4。将下标为4的元素数值改为3,相当于元素4指向元素3,结果如图5(右上)。
然后读取器件M1,其连接的线网是1和3。找到1的根元素(1)和3的根元素(3),令根元素3指向根元素1,即将下标为3的元素的数值改为1,如图5(左下)。
(3)化简连通关系表
按下标递增顺序,使每一元素都指向其祖父元素。1的祖父元素是1,2的祖父元素是2,3的祖父元素是1,都不需要变化。4的父元素是3,4的祖父元素即3的父元素是1,将下标为4的元素的数值改为1,如图5(右下)。这个结果与实施方式一的化简结果是一样的。
(4)识别不能与VDD连通的线网
在数组中查找不等于1(VDD)的元素(忽略0号元素),其下标(2)就对应要查找的线网。最终输出的线网应取元素的下标而不是值,否则会输出根元素而漏掉非根元素。
具体实施方式三
线网连通为:VDD-N1-VSS-N2-N3,识别“与VSS连通,但不与VDD连通的线网”,连通路径不允许跨越VDD或VSS,不输出VDD和VSS本身。
如果直接采用具体实施方式一或二的方法,则所有线网都是连通的,不存在要求的线网。但按实际电路设计要求,VDD或VSS只能出现在电流通路的两端,不能出现在中间,因此有VDD-N1-VSS和VSS-N2-N3两条通路,而不是一条。从这两条通路找到与VSS连通的线网(不包括VDD和VSS本身)有N1、N2和N3,与VDD连通的线网是N1。N2和N3即为所求。
使用两个线网连通关系表,第一个表记录每个线网与VDD的连通关系,第二个表记录每个线网与VSS的连通关系。连通关系表的初始化、合并和化简过程与具体实施方式一、二基本相同,但在遇到直接连通的两个线网中至少有一个是VDD或VSS(例如VDD-N1),不能直接把这两个线网的连通关系合并到连通关系表中。也就是说,要找到与VDD连通的线网,但是不能让这些线网真的与VDD连通。为此可引入两个虚拟线网VDD'和VSS',使其它线网与虚拟线网连通,而不与真正的VDD、VSS连通。
可以同时对两个表进行操作,这样只需要读取一次器件数据库。表1给出了器件合并过程中连通关系的变化,表中每一对花括号({})包含一个连通子图,只有同一子图中的线网是互相连通的。这里使用连通子图只是为了说明连通关系,实际实现中并不生成图。由于对连通关系表的化简并不改变连通关系,这里不讨论化简过程。器件读取顺序是随机选取的。
表1采用两个连通关系表的连通关系合并过程
序号 合并的器件 VDD连通关系表 VSS连通关系表
1 初始状态 {VDD’}{VDD}{N1}{VSS}{N2}{N3} {VSS’}{VDD}{N1}{VSS}{N2}{N3}
2 N1-VSS {VDD’}{VDD}{N1}{VSS}{N2}{N3} {VSS’N1}{VDD}{VSS}{N2}{N3}
3 N2-N3 {VDD’}{VDD}{N1}{VSS}{N2 N3} {VSS’N1}{VDD}{VSS}{N2 N3}
4 VSS-N2 {VDD’}{VDD}{N1}{VSS}{N2 N3} {VSS’N1 N2 N3}{VDD}{VSS}
5 VDD-N1 {VDD’ N1}{VDD}{VSS}{N2 N3} {VSS’N1 N2 N3}{VDD}{VSS}
表1最后一行即合并后的结果,对除VDD、VSS及其虚拟线网以外的每个线网进行检查。在第一个连通关系表中,N1和VDD’在同一连通子图中,“与VDD连通”的检查结果为真。在第二个连通关系表中,N1和VSS’在同一连通子图中,“与VSS连通”的检查结果为真。将第一项检查原子检查的结果取反,并和第二项原子检查的结果进行逻辑与,最终结果为假。同样可对N2和N3进行检查。最终输出结果为N2和N3
具体实施方式四
有多个电源和多个地,识别“与电源和地都不连通的线网”。
由于不需要区分不同的电源和不同的地,可以只引入一个虚拟电源和一个虚拟地,采用两个连通关系表。每次把直接连通的两个线网合并到连通关系表时,如果有一个线网是任一电源或地,则将另一线网与虚拟电源或地连通。其它过程与具体实施方式三相似。

Claims (6)

1.一种检查集成电路线网连通关系的方法,其特征在于,使用一个连通关系表,并包含以下几个步骤:①初始化线网连通关系表,表所含结点个数等于线网总数(N),表的初始状态为所有线网互不连通;②遍历版图数据库中所有可构成电流通路的器件,将器件构成的直接连通关系合并到连通关系表中;③把连通关系表化简到最简;④基于化简后的连通关系表,识别满足特定连通关系的线网。
2.根据权利要求1所述的方法,所述的“线网连通关系”包括连通和不连通两种情况,若从一个线网出发,无重复的经过有限个器件可以到达另一线网,则这两个线网是连通的,否则是不连通的。
3.根据权利要求1所述的方法,所述的连通关系表是由N个结点构成的“森林”或与森林逻辑等价的其它数据结构,每个结点对应一个线网,每个结点(子结点)有一个指针(或索引)指向一个与其连通的结点(父结点),没有父结点的结点是根结点,根结点的指针指向其自身。
4.根据权利要求1所述的方法,所述的把一个直接连通关系(涉及两个线网)合并到连通关系表中是指,在连通关系表中分别找到这两个线网对应结点的根结点,使其中一个根结点指向另一个根结点。
5.根据权利要求1所述的方法,所述的把连通关系表化到最简是指按结点拓扑顺序不断修改每一结点的指针,使其指向其祖父结点(父结点的父结点),降低森林的深度,直到每一结点要么是根结点,要么直接指向其根结点。
6.根据权利要求1所述的方法,所述的满足特定连通关系的线网是指:①与指定的一个或一组线网连通(或不连通)的线网;或者②符合任意多个如①所述条件的任意组合的线网。
CN201410595730.0A 2014-10-30 2014-10-30 一种检查集成电路线网连通关系的方法 Active CN105631062B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410595730.0A CN105631062B (zh) 2014-10-30 2014-10-30 一种检查集成电路线网连通关系的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410595730.0A CN105631062B (zh) 2014-10-30 2014-10-30 一种检查集成电路线网连通关系的方法

Publications (2)

Publication Number Publication Date
CN105631062A true CN105631062A (zh) 2016-06-01
CN105631062B CN105631062B (zh) 2019-05-28

Family

ID=56045994

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410595730.0A Active CN105631062B (zh) 2014-10-30 2014-10-30 一种检查集成电路线网连通关系的方法

Country Status (1)

Country Link
CN (1) CN105631062B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107368635A (zh) * 2017-07-05 2017-11-21 上海华虹宏力半导体制造有限公司 检测低压阱区和高压阱区混接的方法
CN109342872A (zh) * 2018-11-21 2019-02-15 陕西电器研究所 一种线缆导通高速检测算法
CN111460747A (zh) * 2020-04-10 2020-07-28 重庆百瑞互联电子技术有限公司 一种用于集成电路设计的标准单元追踪方法
CN111797191A (zh) * 2020-07-09 2020-10-20 四川五维地理信息技术有限公司 一种地理信息要素的连通性检测方法和装置
CN115774972A (zh) * 2022-12-02 2023-03-10 芯耀辉科技有限公司 一种用于系统级封装设计的一致性检查的系统及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020032896A1 (en) * 2000-09-14 2002-03-14 Masanori Fukuda Circuit design method and circuit design apparatus
CN101452492A (zh) * 2007-11-29 2009-06-10 北京中电华大电子设计有限责任公司 集成电路版图与原理图一致性检查的局部重签名修复方法
CN102117350A (zh) * 2009-12-31 2011-07-06 中国科学院微电子研究所 多线网之间物理短路位置的自动定位方法
CN102752175A (zh) * 2012-07-26 2012-10-24 杭州华三通信技术有限公司 一种多链接透明互联网络中连通性检查方法和装置
CN103178516A (zh) * 2013-01-25 2013-06-26 哈尔滨工业大学 基于节点合并法网络动态拓扑分析方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020032896A1 (en) * 2000-09-14 2002-03-14 Masanori Fukuda Circuit design method and circuit design apparatus
CN101452492A (zh) * 2007-11-29 2009-06-10 北京中电华大电子设计有限责任公司 集成电路版图与原理图一致性检查的局部重签名修复方法
CN102117350A (zh) * 2009-12-31 2011-07-06 中国科学院微电子研究所 多线网之间物理短路位置的自动定位方法
CN102752175A (zh) * 2012-07-26 2012-10-24 杭州华三通信技术有限公司 一种多链接透明互联网络中连通性检查方法和装置
CN103178516A (zh) * 2013-01-25 2013-06-26 哈尔滨工业大学 基于节点合并法网络动态拓扑分析方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
WAI HONG HO等: "A Methodology for Designing Efficient On-Chip Interconnects on Well-Behaved Communication Patterns", 《NINTH INTERNATIONAL SYMPOSIUM ON HIGH-PERFORMANCE COMPUTER ARCHITECTURE,PROCEEDINGS》 *
储俊杰: "变电所一次主接线电气连通性分析的数学模型", 《电力系统自动化》 *
唐茂林: "通道区布线的线网分布优化问题及其算法", 《微电子学与计算机》 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107368635A (zh) * 2017-07-05 2017-11-21 上海华虹宏力半导体制造有限公司 检测低压阱区和高压阱区混接的方法
CN109342872A (zh) * 2018-11-21 2019-02-15 陕西电器研究所 一种线缆导通高速检测算法
CN111460747A (zh) * 2020-04-10 2020-07-28 重庆百瑞互联电子技术有限公司 一种用于集成电路设计的标准单元追踪方法
CN111460747B (zh) * 2020-04-10 2023-03-31 重庆百瑞互联电子技术有限公司 一种用于集成电路设计的标准单元追踪方法
CN111797191A (zh) * 2020-07-09 2020-10-20 四川五维地理信息技术有限公司 一种地理信息要素的连通性检测方法和装置
CN115774972A (zh) * 2022-12-02 2023-03-10 芯耀辉科技有限公司 一种用于系统级封装设计的一致性检查的系统及方法

Also Published As

Publication number Publication date
CN105631062B (zh) 2019-05-28

Similar Documents

Publication Publication Date Title
CN105631062A (zh) 一种检查集成电路线网连通关系的方法
Liu et al. S 3 DET: Detecting system symmetry constraints for analog circuits with graph similarity
WO2019165644A1 (zh) 一种地址纠错方法及终端
CN102236600B (zh) 获得代码覆盖率的方法及装置
US20120284676A1 (en) Decoupling capacitor insertion using hypergraph connectivity analysis
US8788990B2 (en) Reuse of circuit labels in subcircuit recognition
US10970456B1 (en) Identifying root cause of layout versus schematic errors
CN102314531A (zh) 集成电路版图自动构造层次方法
CN105653411A (zh) 支持局部永久故障恢复的多核处理器芯片可重构系统
US9620244B1 (en) Determining categories for memory fail conditions
Kang et al. PIM-trie: A Skew-resistant Trie for Processing-in-Memory
CN104765902A (zh) 使用考虑不同电路拓扑结构生成的输入波形特征化单元
US20120266122A1 (en) Method and system of automatically identifying level shifter circuits
CN103646031B (zh) Drc文件的坐标数据对比方法
CN105912811A (zh) 一种模拟数字混合电路的仿真方法
CN102646143B (zh) 一种片上供电网络仿真中电导矩阵构造方法及系统
CN104954164A (zh) 一种数据中心网络结构容错的方法
US9899088B1 (en) Content addressable memory decomposition
CN103123656A (zh) 对简化电路网表进行负载反标的方法
CN102156789B (zh) Fpga约束文件自动生成系统及方法
CN105243020B (zh) 一种适用于广域分布式实时数据库的自动化测试方法
CN106649895A (zh) 一种层次化的集成电路版图短路查找方法
Hao et al. Constraints generation for analog circuits layout
CN102486806B (zh) 网表子电路多级交换信息的描述方法及装置
US20180307782A1 (en) Circuit encoding method and circuit structure recognition method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 100102 Second Floor, Block A, No. 2, Lize Middle Road, Chaoyang District, Beijing

Patentee after: Beijing Huada Jiutian Technology Co.,Ltd.

Address before: 100102 Second Floor, Block A, No. 2, Lize Middle Road, Chaoyang District, Beijing

Patentee before: HUADA EMPYREAN SOFTWARE Co.,Ltd.