CN105445636A

CN105445636A - 半导体测试电路及被测试件导电性能的检测方法

Info

Publication number: CN105445636A
Application number: CN201410443009.XA
Authority: CN
Inventors: 徐孝景; 宋永梁; 吕勇
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-09-02
Filing date: 2014-09-02
Publication date: 2016-03-30

Abstract

一种半导体测试电路及被测试件导电性能的检测方法。测试电路包括：被测试件，与开关串联；一电阻，与所述被测试件与开关的串联电路并联；第一信号施加焊垫与第一测试焊垫，连接在并联电路的一端；第二信号施加焊垫与第二测试焊垫，连接在并联电路的另一端；第一信号施加焊垫、第一测试焊垫、第二信号施加焊垫与第二测试焊垫形成开尔文四线测试法的四个端。测试时，先断开开关，采用开尔文四线测试法获得该额外设置的电阻的阻值，之后闭合开关，采用开尔文四线测试法获得被测试件与该额外设置的电阻并联后的总电阻值，将额外设置的电阻的阻值从该总电阻值中剥离，即可准确获得被测试件的电阻值。

Description

半导体测试电路及被测试件导电性能的检测方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体测试电路及被测试件导电性能的检测方法。

背景技术

金属互连线在使用过程中，会出现电迁移现象(Electromigration，EM)，金属或多晶硅在使用过程中，会出现应力迁移现象(StressMigration，SM)，该两种现象会影响电阻的阻值大小，造成器件出现可靠性问题。电迁移现象是指高密度的电流通过金属材料时，高速运动的电子流推动金属原子定向迁移，高速运动的电子与金属原子发生非弹性碰撞，在碰撞中，电子将一部分能量传递给原子，从而导致原子沿电子运动的方向移动，宏观上某些区域出现了空洞，某些区域由于原子的堆积产生凸起、挤出、晶须等。上述电迁移过程中，电子与金属原子发生碰撞会产生热量。应力迁移现象是指金属(或多晶硅)与包覆该金属(或多晶硅)的绝缘材质的热膨胀系数不同，造成金属(或多晶硅)某些区域出现凸起，某些区域出现空洞。

由于电阻的阻值变化会造成器件出现可靠性问题，因而，能准确检测出因电迁移与应力迁移现象造成的电阻阻值变化变得非常重要。

现有技术中也有一些用于检测被测试件电阻值大小的测试结构和测试机器。然而，随着半导体技术的发展，集成电路器件的尺寸变得越来越小，这造成金属与多晶硅的宽度也越来越窄，这造成电阻阻值急剧变大，而现有的测试机器的功率、电流、电压大小有一定允许范围，超出上述允许范围，则无法测试电阻的阻值大小。例如一种测试机器的功率上限、电压上限、电流上限分别为2W、2V和1mA，测试机器的功率可能不能完全用于测试电阻，比如对于电阻值较大，例如超过100KΩ的电阻，将无法采用上述测试机器进行测试。加之上述测试过程中会产生焦耳热，进一步引起被测试件电阻向变大方向漂移。

有鉴于此，本发明提供一种半导体测试电路及被测试件导电性能的检测方法，以检测出大电阻被测试件的阻值或大电阻被测试件因电迁移与应力迁移现象造成的阻值变化。

发明内容

本发明解决的问题是如何检测出大电阻被测试件的阻值或大电阻被测试件因电迁移与应力迁移现象造成的阻值变化。

为解决上述问题，本发明的一方面提供一种半导体测试电路，包括：

被测试件，与开关串联；

一电阻，与所述被测试件与开关的串联电路并联；

第一信号施加焊垫与第一测试焊垫，连接在并联电路的一端；

第二信号施加焊垫与第二测试焊垫，连接在并联电路的另一端。

可选地，所述被测试件的阻值大于5万欧姆。

可选地，所述被测试件为一段大电阻金属互连线或金属化合物互连线，或一段轻掺杂或未掺杂多晶硅。

可选地，所述电阻的阻值为所述被测试件的阻值的0.01％～10％。

可选地，所述开关为二极管、PMOS晶体管、NMOS晶体管、或PMOS晶体管与NMOS晶体管的并联结构。

可选地，所述开关为PMOS晶体管与NMOS晶体管的并联结构时，所述PMOS晶体管与NMOS晶体管的栅极连接有反相器。

可选地，所述开关打开时，用于获取电阻的阻值；所述开关闭合时，用于获取被测试件与电阻并联后的电阻值。

可选地，所述开关打开时，第一信号施加焊垫与第二信号施加焊垫之间施加第一测试电流，通过第一测试焊垫与第二测试焊垫获取第一电压差；所述开关闭合时，第一信号施加焊垫与第二信号施加焊垫之间施加第二测试电流，通过第一测试焊垫与第二测试焊垫获取第二电压差。

可选地，所述获取并联后的电阻值时，第一信号施加焊垫与第二信号施加焊垫之间分别施加第二测试电流与第三测试电流，分别通过第一测试焊垫与第二测试焊垫获取第二电压差与第三电压差。

本发明的另一方面提供一种被测试件导电性能的检测方法，包括：

采用上述任一项所述的半导体测试电路获取被测试件的电阻值；

比较上述电阻值与预定电阻值，若前者大于后者，则被测试件导电性能异常，否则正常。

可选地，在被测试件的电迁移与应力迁移测试中，所述预定电阻值为被测试件的电阻值上限。

可选地，若被测试件的电阻值大于所述预定电阻值的5％～30％以上，则被测试件导电性能异常，否则正常。

与现有技术相比，本发明的技术方案具有以下优点：1)本发明提供的测试电路中，先将被测试件与一开关串联，后将一额外设置的电阻与该串联电路并联，在测试过程中，先断开开关，采用开尔文四线测试法获得该额外设置的电阻的阻值，之后闭合开关，采用开尔文四线测试法获得被测试件与该额外设置的电阻并联后的总电阻值，将额外设置的电阻的阻值从该总电阻值中剥离，即可准确获得被测试件的电阻值。

2)可选方案中，额外设置的电阻，也称并联电阻，其阻值可以选择较小，而并联电路的阻值小于额外设置的电阻以及被测试件中任一电阻的阻值，即上述测试过程中不论测试额外设置的电阻的阻值，还是测试并联电路的阻值，相对于直接测试被测试件大电阻，产生的焦耳热都较小，被测试件阻值漂移较小，因而获得被测试件的电阻值较为准确。

附图说明

图1与图2分别是本发明一实施例的测试电路对应的两种测试过程的示意图；

图3是本发明另一实施例的测试电路的示意图；

图4是本发明又一实施例的测试电路的示意图。

具体实施方式

如背景技术中所述，对于电阻值较大的被测试件，一方面现有技术中的测试机器由于功率、电流、电压大小有一定允许范围，超出上述允许范围，则无法测试电阻的阻值大小；另一方面，由于电阻较大，发热较多，影响被测试件自身的电阻值，使得测试结果不准确。为了解决上述技术问题，本发明提供了下述测试电路：被测试件，与开关串联；一电阻，与所述被测试件与开关的串联电路并联；第一信号施加焊垫与第一测试焊垫，连接在并联电路的一端；第二信号施加焊垫与第二测试焊垫，连接在并联电路的另一端；第一信号施加焊垫、第一测试焊垫、第二信号施加焊垫与第二测试焊垫形成开尔文四线测试法(KelvinContact)的四个端。测试时，先断开开关，采用开尔文四线测试法获得该额外设置的电阻的阻值，之后闭合开关，采用开尔文四线测试法获得被测试件与该额外设置的电阻并联后的总电阻值，将额外设置的电阻的阻值从该总电阻值中剥离，即可准确获得被测试件的电阻值。若选择较小阻值的并联电阻，由于并联电路的阻值小于额外设置的并联电阻以及被测试件中任一电阻的阻值，即上述测试过程中产生的焦耳热较小，因而获得被测试件的电阻值较为准确。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是本发明一个实施例提供的测试电路对应的测试过程的示意图。

参照图1所示，所述测试电路包括：

被测试件1，与二极管2串联；

一电阻3，与所述被测试件1与二极管2的串联电路并联；

第一信号施加焊垫4与第一测试焊垫5，连接在并联电路的一端；

第二信号施加焊垫6与第二测试焊垫7，连接在并联电路的另一端。

上述测试电路也即包括：

被测试件1，具有第一端与第二端；

二极管2，一端与被测试件1的第一端相连；

一电阻3，一端与被测试件1的第二端相连，另一端与二极管2的另一端相连；

第一信号施加焊垫4与第一测试焊垫5，都与被测试件1的第二端以及电阻的一端相连；

第二信号施加焊垫6与第二测试焊垫7，都与二极管2的另一端以及电阻的另一端相连。

第一信号施加焊垫4、第一测试焊垫5、第二信号施加焊垫6与第二测试焊垫7形成开尔文四线测试法(KelvinContact)的四个端。

被测试件1可以为一段大电阻金属互连线或金属化合物互连线，或一段轻掺杂或未掺杂多晶硅。电阻3为额外设置的电阻，也称并联电阻。

以下介绍一种测试过程：参照图1所示，首先施加从第二信号施加焊垫6流至第一信号施加焊垫4的第一测试电流I₁，上述过程中，二极管2使得被测试件1上无电流流过，第一测试电流I₁只从电阻3通过，此时，通过第一测试焊垫5与第二测试焊垫7获得第一电压差V₁，即可根据V₁/I₁获得电阻3的阻值R3。

接着，施加从第一信号施加焊垫4流至第二信号施加焊垫6的第二测试电流I₂，上述过程中，二极管2使得被测试件1与电阻3并联，此时，通过第一测试焊垫5与第二测试焊垫7获得第二电压差V₂，即可根据V₂/I₂获得被测试件1与电阻3并联后的阻值Rtotal。

联立上述两方程，即可根据Rtotal*R3/[R3-Rtotal]＝(V₂/I₂)*(V₁/I₁)/[(V₁/I₁)-(V₂/I₂)]＝(V₁*V₂)/(V₁*I₂-V₂*I₁)获得被测试件1的阻值R1。

在具体实施过程中，被测试件1的电阻大于5万欧姆。可以理解的是，阻值小于5万欧姆的小电阻被测试件1也可以采用上述测试电路获得阻值。

上述过程中，优选选择阻值较小的电阻3，例如电阻3的阻值为所述被测试件1的阻值的0.01％～10％，由于并联后的阻值Rtotal小于额外设置的电阻3以及被测试件1中任一电阻的阻值，即上述测试过程中产生的焦耳热较小，因而获得被测试件1的电阻值较为准确。

除了上述该第一种测试过程，还可以采用另一种测试过程：该第二种测试过程获取阻值R3的方法与上述第一种测试过程获取阻值R3的方法相同，区别在于：获得被测试件1与电阻3并联后的阻值Rtotal的方法不同。

以下介绍第二种测试过程与第一种测试过程的区别：

参照图2所示，分两次施加从第一信号施加焊垫4流至第二信号施加焊垫6的第二测试电流I₂与第三测试电流I₂’，上述过程中，二极管2使得被测试件1与电阻3并联，通过第一测试焊垫5与第二测试焊垫7分别获得第二测试电流I₂对应的第二电压差V₂与第三测试电流I₂’对应的第三电压差V₂’。根据(V₂-V₂’)/(I₂-I₂’)即可获得被测试件1与电阻3并联后的阻值Rtotal。

联立上述获得电阻3的阻值R3与并联后的阻值Rtotal的两方程，即可根据Rtotal*R3/[R3-Rtotal]＝(V₂-V₂’)/(I₂-I₂’)*(V₁/I₁)/[(V₁/I₁)-(V₂-V₂’)/(I₂-I₂’))]获得被测试件1的阻值R1。

可以理解的是，采用第二种方法中的电压差与电流两者相对变化量的比值所获取的阻值Rtotal，比第一种方法中的电压差与电流两者的比值所获取的阻值Rtotal要精准。

可以理解的是，上述测试电路可以获得大电阻被测试件1的电阻值，因而可以用于电迁移与应力迁移测试，检测出大电阻被测试件1因电迁移与应力迁移现象造成的阻值变化。

基于上述的测试电路，本实施例还提供一种被测试件导电性能的检测方法，包括：

采用上述半导体测试电路获取被测试件1的电阻值；

比较上述电阻值与预定电阻值，若前者大于后者，则被测试件1导电性能异常，否则正常。

电迁移与应力迁移测试过程中，上述预定电阻值即被测试件1的电阻值上限，若上述获取的被测试件1的电阻值大于被测试件1的电阻值上限，则说明导电性能异常，大电阻被测试件1因电迁移与应力迁移现象造成了明显阻值变化，即大电阻被测试件1的电迁移与应力迁移测试未通过。上述被测试件1的电阻值上限已知。

除了用于电迁移与应力迁移测试过程，上述检测方法还可以用于获取无源器件电阻的阻值是否异常，即上述被测试件1可以为无源器件电阻。此时，预定电阻值可以已知，也可以采用上述半导体测试电路获取，采用后者方式获取时，上述测试电路中的被测试件1为标准测试件。

另外，判断被测试件1导电性能异常时，不仅通过被测试件1的电阻值大于预定电阻值来判断，优选地，还设置一定容忍度，例如被测试件1的电阻值大于预定电阻值的5％～30％以上时，判断被测试件1导电性能异常，否则正常。

可以理解的是，上述实施例中的二极管2在测试过程中相当于一开关。

图3是本发明另一实施例提供的测试电路的示意图。图3中的测试电路大致与图1中的测试电路相同，区别在于，由NMOS晶体管8充当开关。

图3中测试电路的测试过程与图1中测试电路的测试过程大致相同，区别在于：

需获得电阻3的阻值R3时，即开关需打开时，NMOS晶体管8栅极不加电压，实现NMOS晶体管8的关断。

需获得被测试件1与电阻3并联后的阻值Rtotal时，即开关需闭合时，NMOS晶体管8栅极加大于导通电压V_th的高压，实现NMOS晶体管8的导通。

可以理解的是，上述测试过程中，与图1中的二极管2开关不同的是，不论获得电阻3的阻值R3，还是获得被测试件1与电阻3并联后的阻值Rtotal，都可以只施加一个流向、一个电流值大小，例如施加图3中所示的从第二信号施加焊垫6流至第一信号施加焊垫4的第一测试电流I₁。

可以理解的是，上述测试电路中，充当开关的NMOS晶体管8也可以为PMOS晶体管。

图4是本发明又一实施例提供的测试电路的示意图。图4中的测试电路大致与图1、图3中的测试电路相同，区别在于，由PMOS晶体管与NMOS晶体管的并联结构9充当开关。

图4中测试电路的测试过程与图1、图3中测试电路的测试过程大致相同，区别在于：

需获得电阻3的阻值R3时，即开关需打开时，PMOS晶体管与NMOS晶体管的并联结构9中，NMOS晶体管的栅极和PMOS晶体管的栅极都不加电压时，同时实现两晶体管的关断。

需获得被测试件1与电阻3并联后的阻值Rtotal时，即开关需闭合时，PMOS晶体管与NMOS晶体管的并联结构9中，NMOS晶体管的栅极加大于导通电压V_th的高压，PMOS晶体管的栅极加小于导通电压V_th的低压，同时实现两晶体管的导通。

可以理解的是，由于上述PMOS晶体管与NMOS晶体管的并联结构9在测试中，为实现PMOS晶体管与NMOS晶体管两者同时关断或导通，两者栅极电压总反相，因而可以在两者栅极之间接入反相器。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种半导体测试电路，其特征在于，包括：

被测试件，与开关串联；

一电阻，与所述被测试件与开关的串联电路并联；

2.根据权利要求1所述的半导体测试电路，其特征在于，所述被测试件的阻值大于5万欧姆。

3.根据权利要求2所述的半导体测试电路，其特征在于，所述被测试件为一段大电阻金属互连线或金属化合物互连线，或一段未掺杂多晶硅或轻掺杂多晶硅。

4.根据权利要求1所述的半导体测试电路，其特征在于，所述电阻的阻值为所述被测试件的阻值的0.01％～10％。

5.根据权利要求1至4中任一项所述的半导体测试电路，其特征在于，所述开关为二极管、PMOS晶体管、NMOS晶体管、或PMOS晶体管与NMOS晶体管的并联结构。

6.根据权利要求5所述的半导体测试电路，其特征在于，所述开关为PMOS晶体管与NMOS晶体管的并联结构时，所述PMOS晶体管与NMOS晶体管的栅极连接有反相器。

7.根据权利要求1所述的半导体测试电路，其特征在于，所述开关打开时，用于获取电阻的阻值；所述开关闭合时，用于获取被测试件与电阻并联后的电阻值。

8.根据权利要求7所述的半导体测试电路，其特征在于，所述开关打开时，第一信号施加焊垫与第二信号施加焊垫之间施加第一测试电流，通过第一测试焊垫与第二测试焊垫获取第一电压差；所述开关闭合时，第一信号施加焊垫与第二信号施加焊垫之间施加第二测试电流，通过第一测试焊垫与第二测试焊垫获取第二电压差。

9.根据权利要求7所述的半导体测试电路，其特征在于，所述获取并联后的电阻值时，第一信号施加焊垫与第二信号施加焊垫之间分别施加第二测试电流与第三测试电流，分别通过第一测试焊垫与第二测试焊垫获取第二电压差与第三电压差。

10.一种被测试件导电性能的检测方法，其特征在于，包括：

采用上述权利要求1至9中任一项所述的半导体测试电路获取被测试件的电阻值；

11.根据权利要求10所述的检测方法，其特征在于，在被测试件的电迁移与应力迁移测试中，所述预定电阻值为被测试件的电阻值上限。

12.根据权利要求10所述的检测方法，其特征在于，若被测试件的电阻值大于所述预定电阻值的5％～30％以上，则被测试件导电性能异常，否则正常。