CN105306402A - 一种mb-ofdm uwb系统的fft实现结构 - Google Patents
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Abstract
本发明公开一种低复杂度且数据处理速率高的MB-OFDM？UWB系统的FFT实现结构，包括串行连接的基-8阵列模块和二维基-4阵列模块；基-8阵列模块的输出作为二维基-4阵列模块的输入；基-8阵列模块实现流水线中的前三级FFT运算，每级运算都采用8条并行流水线，以8路并行的方式实现；二维基-4阵列模块实现流水线的后四级FFT运算，每级运算同样以8路并行的方式实现。
Description
技术领域
本发明涉及一种OFDM系统接收端FFT实现结构，具体来说，涉及一种针对MB-OFDMUWB系统的128点FFT的实现结构。
背景技术
超宽带（UWB）技术是一种具有大带宽容量、低发射功率的无线通信技术，特别适合高速率，低功耗及短距离之间的数据传输，具有广阔的应用前景。UWB的最早采用无载波脉冲的方式实现数据传输，目前主要由两种实现方案：基于直接序列（DirectSequence）扩频技术及码分多址（CDMA）技术的DS-UWB方案和基于OFDM技术的MB-OFDM方案。相对于DS-UWB方案，MB-OFDM方案具有更好的抗多径性能及高速率传输时接收机结构更简单等优点，更适用于高速率数据传输的应用场景。
MB-OFDMUWB系统采用快速傅里叶变换（FFT）对接收数据进行解调。由于FFT运算的复杂性，FFT模块是MB-OFDMUWB接收机的主要功耗源之一，其复杂度对接收机的最终功耗大小具有重要的影响。同时，FFT模块的数据处理速率直接决定系统的最大传输速率。
由于绝大部分MB-OFDMUWB系统应用于高数据速率，低功耗的短距离通信，导致多数MB-OFDMUWB系统对FFT模块的复杂度和数据处理速率具有严苛的要求。为了体现MB-OFDMUWB技术在功耗方面比Wi-Fi等传统无线通信技术具有明显优势，其FFT模块的功耗最好能控制在60mW以内。同时，MB-OFDMUWB技术支持的最高数据传输速率可达到Gbit/s的级别，这要求FFT模块具有极高的数据处理速率以匹配系统的高传输速率。
目前针对MB-OFDMUWB系统的FFT设计普遍采用将128点的FFT运算分解成两个64点的FFT运算，然后分别以基-4或基-8算法实现这两个64点FFT运算。利用基-4及基-8算法运算复杂度低的特点，降低整个FFT运算的计算复杂度。但这些结构在将两个64点FFT运算整合成128点FFT运算时存在数据处理速率瓶颈。在应用于低数据速率传输时，这些结构具有低复杂度、低功耗的优势。但在应用于高数据速率传输时，需依靠提高系统时钟频率的方法来提高处理速率，从而会极大地增加整个系统的实现复杂度及功耗。
发明内容
针对以上不足，本发明提出一种具有低复杂度且数据处理速率高的MB-OFDMUWB系统的FFT实现结构。
一种MB-OFDMUWB系统的FFT实现结构，包括串行连接的基-8阵列模块和二维基-4阵列模块；基-8阵列模块的输出作为二维基-4阵列模块的输入；基-8阵列模块实现流水线中的前三级FFT运算，每级运算都采用8条并行流水线，以8路并行的方式实现；二维基-4阵列模块实现流水线的后四级FFT运算，每级运算同样以8路并行的方式实现。
该结构采用8路并行流水线结构，由8×4×4三层混合基结构实现；整体结构由两个独立的阵列模块组成，其中一个用于实现三层混合基结构的第一层，另一个实现三层混合基结构中的第二和第三层。
所述8路并行流水线结构采用8条并行的流水线。每条流水线总共有7级，每一级都是两输入两输出。每条流水线的每级处理16个输入数据并产生16个输出数据。流水线的前三级采用数据交换器在流水线之间交换数据以保证每条流水线获得正确的输入，后四级不需流水线间数据交换。
优选地，所述基-8阵列模块由基-8FFT部分、第一级数据交换器、第二级数据交换器及第三级数据交换器组成，
基-8阵列模块完成整个流水线的前3级FFT运算，其中，基-8FFT部分包括3级，用于完成这3级的FFT运算；其采用基于基-23运算结构的单路延迟反馈结构实现，并以8路并行的方式实现并行处理；每一级都采用了8个并行的蝶形运算单元，并行处理16路的输入数据，并产生16路输出；同时，第一级采用64个存储单元，第二级采用32个存储单元，第三级采用16个存储单元；基-8FFT部分的蝶形运算单元中反馈回本级的那一路输出需通过数据交换器进行反馈；
第一级数据交换器、第二级数据交换器及第三级数据交换器用于在每级FFT运算前进行数据交换，第一级数据交换器将整个FFT结构的输入数据直接分配给第一级FFT运算的8条并行流水线，第一级数据交换器是将每条流水线所需的16个数据的前8个按顺序缓存进流水线第一级单路延迟反馈结构的存储单元中，而将后8个数据按顺序分配给该单路反馈结构中的蝶形运算单元；整个数据交换过程不需增加额外的存储单元；
第二级数据交换器及第三级数据交换器具有相同的实现结构，其需将上一级FFT运算的一部分输出分配给本级的并行流水线，还需将上一级FFT运算的另一部分输出反馈回上一级的存储单元。
优选地，所述第二级数据交换器的实现是直接利用单路延迟反馈结构的存储单元及蝶形运算单元存储交换后的结果，不需额外增加存储单元；第二级数据交换器的输入为第一级FFT运算的输出；其数据输出分为两部分：一部分反馈回第一级FFT运算的存储单元，一部分输出给第二级的FFT运算；
对于8条并行流水线，第二级数据交换器的数据交换将两条流水线结成一对进行交换；第1条流水线与第5条进行数据交换，其余分别为，第2条流水线跟第6条流水线，第3条流水线跟第7条流水线，及第4条流水线跟第8条流水线进行数据交换；
第1条水线与第5条流水线之间具体的数据交换实现方式为：
每条流水线的蝶形运算单元共16个输出数据；第1条流水线的运算单元的第0-3输出交换到第1条流水线的第二级FFT运算的存储单元，第4-7输出交换到第1条流水线的第二级FFT运算的蝶形运算单元并作为其一路输入，第8-11输出交换到第5条流水线的第一级FFT运算的存储单元，第12-15输出交换到第5条流水线的运算单元并作为其一路输入；第5条流水线的第0-3输出交换到第1条流水线的第一级FFT运算的存储单元，第4-7输出交换到第1条流水线的第二级FFT运算的运算单元并作为其一路输入，第8-11输出交换到第5条流水线的第二级FFT运算的存储单元，第12-15输出都交换到第5条流水线的第二级FFT运算的运算单元并分别作为其一路输入；
其余6条3对流水线之间的数据交换以相同的方式实现。
优选地，所述二维基-4阵列模块由两个基-4FFT部分组成：前级并行基-4FFT部分及后级并行基-4FFT部分；
基-4FFT部分分部完成两级FFT运算，其中，前级基-4FFT部分的输入来自基-8阵列模块的输出，后级基-4FFT部分的输入来自前级基-4FFT结构的输出；
两个基-4FFT部分均直接采用基于基-22运算的单路延迟反馈结构实现；每级FFT运算均采用8条并行流水线的并行结构，能并行处理16路输入；每条流水线的每级FFT运算处理16路数据，
其中，前级基-4FFT部分的第一级FFT运算共采用64个存储单元，第二级FFT运算共采用32个存储单元；后级基-4FFT部分的第一级FFT运算采用16个存储单元，第二级FFT运算采用8个存储单元
本结构采用8路并行流水线结构，由8×4×4三层混合基结构实现；首层主要由单路延迟反馈结构及数据交换器构成；第二层及第三层完全采用单路延迟反馈结构实现。用于实现第一层混合基结构的阵列模块采用并行单路延迟交换结构外加数据交换器的实现结构，另一阵列模块完全由并行单路延迟交换结构实现。
所述8×4×4三层混合基结构采用了基-8和基-4两种FFT算法。流水线结构的前三级基于基-8算法实现，流水线的后四级基于基-4算法实现。其中，基-8算法由基-23算法结构实现，基-4算法由基-22算法结构实现。
所述单路延迟交换反馈结构由存储单元、运算单元及乘法单元组成。其两路输出中的一路反馈回存储单元以提高存储单元利用率。
所述数据交换器为本级所有单路延迟反馈结构提供正确的输入数据序列。第一级的数据交换器为并行流水结构的第一级分配输入数据序列。第二级的数据交换器对并行流水线结构第一级的数据输出进行交换处理，为第二级提供正确的输入。第三级数据交换器对并行流水线结构第二级的数据输出进行交换处理，为第三级提供正确的输入。数据交换器以上一级延迟反馈结构中的输出为输入，以上一级的存储单元及本级延迟反馈结构中的输入为输出。其在实现过程中复用原有的存储单元，不需要增加存储单元，具有存储单元利用率高的优点。
所述基-4及基-8阵列模块由输入、输出接口及FFT处理阵列组成；其中FFT处理阵列可由几乎相同的阵列结构实现以降低阵列结构的面积及实现复杂度。两个阵列模块中一个用于实现基-23FFT算法，另一个实现二维基-22FFT算法。
附图说明
图1是本发明的整体框图。
图2是本发明的基-8阵列模块的结构图。
图3是本发明的二维基-4阵列模块的结构图。
图4是本发明的第二级数据交换器的数据交换方式图。
具体实施方式
下面结合附图对本发明做进一步的描述，但本发明的实施方式并不限于此。
本发明所述一种MB-OFDMUWB系统的FFT实现结构的整体框图如图1所示，其结构由基-8阵列模块10及二维基-4阵列模块20两个模块组成。基-8阵列模块10与二维基-4阵列模块在整个FFT结构中属串行关系，基-8阵列模块10的输出作为二维基-4阵列模块20的输入；整个FFT结构的输入作为基-8阵列模块10的输入，二维基-4阵列模块20的输出作为整个FFT结构的输出。基-8阵列模块10实现流水线中的前三级FFT运算。每级运算都采用8条并行流水线，以8路并行的方式实现。二维基-4阵列模块20实现流水线的后四级FFT运算。每级运算同样以8路并行的方式实现。
基-8阵列模块10由并行基-8FFT结构11、第一级数据交换器12、第二级数据交换器13及第三级数据交换器14组成。二维基-4阵列模块20由两个基-4FFT结构组成：前级并行基-4FFT结构21及后级并行基-4FFT结构22；
基-8阵列模块10的实现结构如图2所示。基-8阵列模块10完成整个流水线的前3级FFT运算。其中，基-8FFT结构11，用于完成这3级的FFT运算；其采用基于基-23运算结构的单路延迟反馈结构实现，并以8路并行的方式实现并行处理；每一级都采用了8个并行的蝶形运算单元，可并行处理16路的输入数据，并产生16路输出；同时，第一级采用64个存储单元，第二级采用32个存储单元，第三级采用16个存储单元，具有高存储利用率；基-8FFT结构11不同于通常的单路延迟反馈结构的地方在于，其蝶形运算中反馈回本级的那一路输出不能由蝶形运算单元直接反馈，而是需通过数据交换器进行反馈。
第一级数据交换器12、第二级数据交换器13及第三级数据交换器14用于在每级FFT运算前进行数据交换。第一级数据交换器12将整个FFT结构的输入数据直接分配给第一级FFT运算的8条并行流水线。第一级数据交换器12的数据分配实现简单，其只需将每条流水线所需的16个数据的前8个按顺序缓存进流水线第一级单路延迟反馈结构的存储单元中，而将后8个数据按顺序分配给该单路反馈结构中的蝶形运算单元；整个数据交换过程不需增加额外的存储单元。第二级数据交换器13及第二级数据交换器14具有相同的实现结构，其除了需将上一级FFT运算的部分输出分配给本级的并行流水线，还需将上一级FFT运算的部分输出反馈回上一级的存储单元。
二维基-4阵列模块20的结构图如图3所示。阵列模块20完成流水线后四级的FFT运算，采用两个基-4FFT实现。每个基-4FFT结构完成两级FFT运算。其中，前级基-4FFT结构21的输入来自阵列模块10的输出，后级基-4FFT结构22的输入来自前级基-4FFT结构21的输出。后级基-4FFT结构的输出作为阵列模块20及整个FFT结构的输出。两个基-4FFT结构均无需流水线间数据交换，均直接采用基于基-22运算的单路延迟反馈结构实现；每级FFT运算均采用8条并行流水线的并行结构，可并行处理16路输入；每条流水线的每级FFT运算处理16路数据。其中，前级基-4FFT结构21的第一级FFT运算共采用64个存储单元，第二级FFT运算共采用32个存储单元。后级基-4FFT结构22的第一级FFT运算采用16个存储单元，第二级FFT运算采用8个存储单元。阵列模块20的4级FFT运算全由基-22运算实现，具有运算规整性好，实现面积小的优势。
第二级数据交换器13的数据交换方式如图4所示。第二级数据交换器13同第三级数据交换器14都对上一级的FFT运算的输出进行交换处理，为本级FFT运算提供正确输入；它们具有相同的实现结构，只是交换时对应的数据位置不同。同第一级数据交换器12一样，第二级数据交换器13的实现也直接利用单路延迟反馈结构的存储单元及蝶形运算单元存储交换后的结果，不需额外增加存储单元。第二级数据交换器13的输入为第一级FFT运算的输出；其数据输出分为两部分：一部分反馈回第一级FFT运算的存储单元，一部分输出给第二级的FFT运算。对于8条并行流水线，第二级数据交换器13的数据交换将两条流水线结成一对进行交换；第1条流水线与第5条进行数据交换，其余分别为，2跟6，3跟7，及第4条流水线跟第8条进行数据交换。图4给出了第1条水线与第5条流水线之间具体的数据交换实现方式；其余6条3对流水线之间的数据交换以相同的方式实现。每条流水线的蝶形运算单元共16个输出数据；第1条流水线的第0-3输出交换到第1条流水线的第二级FFT运算的存储单元，第4-7输出交换到第1条流水线的第二级FFT运算的蝶形运算单元并作为其一路输入，第8-11输出交换到第5条流水线的第一级FFT运算的存储单元，第12-15输出交换到第5条流水线的运算单元并作为其一路输入；第5条流水线的第0-3输出交换到第1条流水线的第一级FFT运算的存储单元，第4-7输出交换到第1条流水线的第二级FFT运算的运算单元并作为其一路输入，第8-11输出交换到第5条流水线的第二级FFT运算的存储单元，第12-15输出都交换到第5条流水线的第二级FFT运算的运算单元并分别作为其一路输入。
以上所述的本发明的实施方式，并不构成对本发明保护范围的限定。任何在本发明的精神原则之内所作出的修改、等同替换和改进等，均应包含在本发明的权利要求保护范围之内。
Claims (4)
1.一种MB-OFDMUWB系统的FFT实现结构，其特征在于，包括串行连接的基-8阵列模块（10）和二维基-4阵列模块（20）；基-8阵列模块（10）的输出作为二维基-4阵列模块（20）的输入；基-8阵列模块（10）实现流水线中的前三级FFT运算，每级运算都采用8条并行流水线，以8路并行的方式实现；二维基-4阵列模块（20）实现流水线的后四级FFT运算，每级运算同样以8路并行的方式实现。
2.根据权利要求1所述的MB-OFDMUWB系统的FFT实现结构，其特征在于，所述基-8阵列模块（10）由基-8FFT部分（11）、第一级数据交换器（12）、第二级数据交换器（13）及第三级数据交换器（14）组成，
基-8阵列模块（10）完成整个流水线的前3级FFT运算，其中，基-8FFT部分（11）包括3级，用于完成这3级的FFT运算；其采用基于基-23运算结构的单路延迟反馈结构实现，并以8路并行的方式实现并行处理；每一级都采用了8个并行的蝶形运算单元，并行处理16路的输入数据，并产生16路输出；同时，第一级采用64个存储单元，第二级采用32个存储单元，第三级采用16个存储单元；基-8FFT部分（11）的蝶形运算单元中反馈回本级的那一路输出需通过数据交换器进行反馈；
第一级数据交换器（12）、第二级数据交换器（13）及第三级数据交换器（14）用于在每级FFT运算前进行数据交换，第一级数据交换器（12）将整个FFT结构的输入数据直接分配给第一级FFT运算的8条并行流水线，第一级数据交换器（12）是将每条流水线所需的16个数据的前8个按顺序缓存进流水线第一级单路延迟反馈结构的存储单元中，而将后8个数据按顺序分配给该单路反馈结构中的蝶形运算单元；整个数据交换过程不需增加额外的存储单元；
第二级数据交换器（13）及第三级数据交换器（14）具有相同的实现结构，其需将上一级FFT运算的一部分输出分配给本级的并行流水线，还需将上一级FFT运算的另一部分输出反馈回上一级的存储单元。
3.根据权利要求2所述的MB-OFDMUWB系统的FFT实现结构，其特征在于，所述第二级数据交换器（13）的实现是直接利用单路延迟反馈结构的存储单元及蝶形运算单元存储交换后的结果，不需额外增加存储单元；第二级数据交换器（13）的输入为第一级FFT运算的输出；其数据输出分为两部分：一部分反馈回第一级FFT运算的存储单元，一部分输出给第二级的FFT运算；
对于8条并行流水线，第二级数据交换器（13）的数据交换将两条流水线结成一对进行交换；第1条流水线与第5条进行数据交换，其余分别为，第2条流水线跟第6条流水线，第3条流水线跟第7条流水线，及第4条流水线跟第8条流水线进行数据交换；
第1条水线与第5条流水线之间具体的数据交换实现方式为：
每条流水线的蝶形运算单元共16个输出数据；第1条流水线的运算单元中的第0-3输出交换到第1条流水线的第二级FFT运算的存储单元，第4-7输出交换到第1条流水线的第二级FFT运算的蝶形运算单元并作为其一路输入，第8-11输出交换到第5条流水线的第一级FFT运算的存储单元，第12-15输出交换到第5条流水线的运算单元并作为其一路输入；第5条流水线的第0-3输出交换到第1条流水线的第一级FFT运算的存储单元，第4-7输出交换到第1条流水线的第二级FFT运算的运算单元并作为其一路输入，第8-11输出交换到第5条流水线的第二级FFT运算的存储单元，第12-15输出都交换到第5条流水线的第二级FFT运算的运算单元并分别作为其一路输入；
其余6条3对流水线之间的数据交换以相同的方式实现。
4.根据权利要求1所述的MB-OFDMUWB系统的FFT实现结构，其特征在于，所述二维基-4阵列模块（20）由两个基-4FFT部分组成：前级并行基-4FFT部分（21）及后级并行基-4FFT部分（22）；
基-4FFT部分分部完成两级FFT运算，其中，前级基-4FFT部分（21）的输入来自基-8阵列模块（10）的输出，后级基-4FFT部分（22）的输入来自前级基-4FFT结构（21）的输出；
两个基-4FFT部分均直接采用基于基-22运算的单路延迟反馈结构实现；每级FFT运算均采用8条并行流水线的并行结构，能并行处理16路输入；每条流水线的每级FFT运算处理16路数据，
其中，前级基-4FFT部分（21）的第一级FFT运算共采用64个存储单元，第二级FFT运算共采用32个存储单元；后级基-4FFT部分（22）的第一级FFT运算采用16个存储单元，第二级FFT运算采用8个存储单元。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |