CN105159850A - 基于fpga的多通道数据传输系统 - Google Patents

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王海
邵梦君
张敏
刘建华
傅一
刘宗延
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Abstract

本发明公开了一种基于FPGA的多通道数据传输系统，主要解决现有技术传输速率低、结构复杂的问题。其包括：数据转接模块(1)和数据传输控制模块(2)。数据转接模块(1)接收系统外部设备输入的四通道数据，并将数据进行通道标识和组包，合并成前端一通道数据发送到数据传输控制模块(2)；数据传输控制模块(2)将接收到的前端一通道数据拆包、去标识，得到四通道数据后存储下来，用于继续进行数据传输或直接进行数据处理。本发明结构简单，有助于实现多通道数据传输系统的高速率、长距离传输，可用于运动目标的检测及遥感遥测。

Description

基于FPGA的多通道数据传输系统
技术领域
本发明属于电子电路技术领域，特别涉及一种多通道数据传输系统，可用于运动目标的检测及遥感遥测。
背景技术
随着互联网，云计算技术的快速发展，信息时代进入一个大数据的时代，各行业各领域需要传输、处理的数据越来越多，越来越重要，高速数据传输系统在现代信息处理系统中占据着举足轻重的位置。在许多应用场合中，都要高速数据传输系统的参与才能够满足需要。
由于现代数字处理技术和计算技术中庞大数据的高速、实时的传输的要求，高速数据传输系统对传输链路提出了很高的要求。吉比特收发器就是目前广为使用的一种传输技术，其已经应用于光纤通信、PCIExpress、RapidIO、SerialATA、千兆以太网和万兆以太网等。吉比特收发器传输技术比起传统的并行传输技术具有抗干扰能力强、传输速率高，数据传输稳定，误码率低，通用性好等优点。但是现有的高速数据传输系统传输速率低，结构复杂。
发明内容
本发明的目的在于针对上述已有技术的问题，提供一种基于FPGA的多通道数据传输系统，以减化结构，提高传输速率。
为了实现上述目的，本发明基于FPGA的多通道数据传输系统，包括：数据转接模块和数据传输控制模块，且两者之间通过光纤或小型螺纹同轴连接器传输数据；
所述数据转接模块，包括四通道数据接口、数据逻辑控制子模块和前端一通道数据接口；四通道数据接口的数据输入端与系统外部设备相连，输出端与数据逻辑控制子模块相连；通过数据逻辑控制子模块将系统外部输入的四通道数据变换为一通道数据，发送到后端一通道数据接口；
所述数据传输控制模块，包括后端一通道数据接口、数据流控制子模块、拆包去标识子模块和高性能存储子模块；后端一通道数据接口与前端一通道数据接口相连，将接收到的前端一通道数据通过数据流控制子模块发送给拆包去标识子模块，拆包去标识子模块将后端一通道数据拆包为四通道数据后存入高性能存储子模块中，用于继续进行数据传输或直接进行数据处理。
本发明具有如下优点：
1.本发明采用将四通道数据转为一通道数据传输的方式，加长了数据传输的距离，节省了硬件资源，使得硬件结构得到简化、整体成本降低。
2.本发明的拆包去标识子模块将后端一通道数据拆包为四通道数据后存入高性能存储子模块中，此过程不仅提高了数据传输效率，而且满足了系统外部设备对每个通道2Gbps的传输需求。
3.本发明设置了小型螺纹同轴接口和光纤接口两种接口对数据进行长距离传输，当一些不可预测的意外发生时，可以用另外一种传输方式进行传输，系统可靠性得到提升，延长了系统的使用时间；
附图说明
图1是本发明的基于FPGA的多通道数据传输系统框图；
图2是本发明四通道数据组帧帧格式图；
图3是本发明中拆包去标识子模块进行拆包的数据处理图。
具体实施方式
下面将结合附图对本发明做进一步详细说明。
参照图1，本发明基于FPGA的多通道数据传输系统，包括数据转接模块1和数据传输控制模块2，且两者之间通过光纤或小型螺纹同轴连接器传输数据。其中：
所述数据转接模块1，包括四通道数据接口11、数据逻辑控制子模块12和前端一通道数据接口13。
该四通道数据接口11，其数据输入端与系统外部设备相连，其输出端与数据逻辑控制子模块12相连；通过数据逻辑控制子模块12将系统外部输入的四通道数据变换为一通道数据，发送到后端一通道数据接口13；
该数据逻辑控制子模块12，包括四通道收发器121、四通道数据缓存器122、通道标识及数据组包器123和前端一通道收发器124，其中四通道收发器121和前端一通道收发器124选用赛灵思公司的IP核。四通道收发器121，其输入端与四通道接口11对应相连，输出端与四通道数据缓存器122相连；四通道数据缓存器122将接收到的前端四通道数据经过缓存后传输给通道标识及数据组包器123；通道标识及数据组包器123将四通道数据缓存器122输出的前端四通道数据进行通道标识和数据组包后合并成一通道数据，传输给前端一通道收发器124；前端一通道收发器124与前端一通道数据接口13相连。
四通道数据缓存器122用于将四通道收发器121发送过来的数据进行缓存，每次仅有一个通道的数据缓存器输出数据，且连续输出8184字节有效数据，方便通道标识及数据组包器123的操作。
通道标识及数据组包器123按照图2所示的数据帧格式对数据进行通道标识：
当接收到第一通道数据后，在每8184字节数据前加入8字节的十六进制数0xAA，完成对第一通道数据的通道标识；
当接收到第二通道数据后，在每8184字节数据前加入8字节的十六进制数0xBB，完成对第二通道数据的通道标识；
当接收到第三通道数据后，在每8184字节数据前加入8字节的十六进制数0xCC，完成对第三通道数据的通道标识；
当接收到第四通道数据后，在每8184字节数据前加入8字节的十六进制数0xDD，完成对第四通道数据的通道标识；
通道标识后，把数据直接发送给前端一通道收发器124，完成组包。
所述数据传输控制模块2，包括后端一通道数据接口21、数据流控制子模块22、拆包去标识子模块23和高性能存储子模块24。
该后端一通道数据接口21与前端一通道数据接口13相连，将接收到的前端一通道数据通过数据流控制子模块22发送给拆包去标识子模块23，拆包去标识子模块23将后端一通道数据拆包为四通道数据后存入高性能存储子模块24中，用于继续进行数据传输或直接进行数据处理。
该数据流控制子模块22，包括后端一通道收发器221、先进先出FIFO缓存器222、DDR3内存控制器223和PCIExpress数据接口控制器224，其中后端一通道收发器221选用赛灵思公司的IP核。其中：
后端一通道收发器221，其输入端与后端一通道数据接口21相连，输出端与先进先出FIFO缓存器222相连；先进先出FIFO缓存器222，将后端一通道收发器221输出的后端一通道数据进行小容量数据缓存后传输给DDR3内存控制器223；DDR3内存控制器223，对先进先出FIFO缓存器222输出的后端一通道数据进行大容量数据缓存后，通过PCIExpress数据接口控制器224传输给拆包去标识子模块23。
DDR3内存控制器223用于大容量数据缓存，当数据传输速度出现波动时，对数据进行缓存，确保数据不丢失，保证数据传输的正确性。
PCIExpress数据接口控制器224也使用赛灵思公司的IP核，采用直接内存存取DMA模式对数据进行传输，以提高数据传输效率。
DDR3内存控制器223和PCIExpress数据接口控制器224设有各自的可编程满信号。该DDR3内存控制器223的可编程满信号用于控制先进先出FIFO缓存器222的输出数据：当DDR3内存控制器223的可编程满信号为1时，先进先出FIFO缓存器222不输出数据；当DDR3内存控制器223的可编程满信号为0时，先进先出FIFO缓存器222输出数据。
PCIExpress数据接口控制器224的可编程满信号用于控制DDR3内存控制器223的输出数据：当PCIExpress数据接口控制器224的可编程满信号为1时，DDR3内存控制器223不输出数据；当PCIExpress数据接口控制器224的可编程满信号为0时，DDR3内存控制器223输出数据。这样能够在确保数据传输正确的情况下最大程度上发挥DDR3大容量数据缓存的作用。
该拆包去标识子模块23，按照如图3所示的数据处理图将接收到的后端一通道数据按照帧格式对数据进行拆包、去标识，分成后端四通道数据，发送给高性能存储子模块24，在高性能存储子模块24中存成四个本地数据文件。
该高性能存储子模块24，采用服务器中的RAID0工作方式，使磁盘读写速率得到大幅度提升，且支持大容量数据存储，保障了整套系统的可实施性。数据存入高性能存储子模块24后，用于继续进行数据传输或直接进行数据处理。
参照图3，所述拆包去标识子模块23将接收到的后端一通道数据按照帧格式对数据进行拆包、去标识，分成后端四通道数据的过程如下：
首先，从PCIExpress数据接口控制器224中读取32兆字节数据；
然后，判断32兆字节数据中是否有连续8字节的十六进制数0xAA、0xBB、0xCC或0xDD，若没有则继续从PCIExpress数据接口控制器224中读取数据；若有，则将数据从连续8字节的十六进制数0xAA、0xBB、0xCC或0xDD开始，将数据拷贝到缓存区内；
进一步，判断缓存区内的每8192字节长度的前8字节是否为十六进制数0xAA、0xBB、0xCC或0xDD；若是，则将前8字节的十六进制数0xAA、0xBB、0xCC或0xDD去掉后存入对应的已创建的存储文件中；若不是，则认为其是错误数据，将错误数据存到已创建的错误文件中。
以上描述仅是本发明的一个具体实例，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (6)

1.一种基于FPGA的多通道数据传输系统，其特征在于包括：数据转接模块(1)和数据传输控制模块(2)，且两者之间通过光纤或小型螺纹同轴连接器传输数据；
所述数据转接模块(1)，包括四通道数据接口(11)、数据逻辑控制子模块(12)和前端一通道数据接口(13)；四通道数据接口(11)的数据输入端与系统外部设备相连，输出端与数据逻辑控制子模块(12)相连；通过数据逻辑控制子模块(12)将系统外部输入的四通道数据变换为一通道数据，发送到后端一通道数据接口(13)；
所述数据传输控制模块(2)，包括后端一通道数据接口(21)、数据流控制子模块(22)、拆包去标识子模块(23)和高性能存储子模块(24)；后端一通道数据接口(21)与前端一通道数据接口(13)相连，将接收到的前端一通道数据通过数据流控制子模块(22)发送给拆包去标识子模块(23)，拆包去标识子模块(23)将后端一通道数据拆包为四通道数据后存入高性能存储子模块(24)中，用于继续进行数据传输或直接进行数据处理。
2.根据权利要求1中所述的基于FPGA的多通道数据传输系统，其特征在于数据逻辑控制子模块(12)包括四通道收发器(121)、四通道数据缓存器(122)、通道标识及数据组包器(123)和前端一通道收发器(124)；
所述四通道收发器(121)，其输入端与四通道接口(11)对应相连，输出端与四通道数据缓存器(122)相连；
所述四通道数据缓存器(122)将接收到的前端四通道数据经过缓存后传输给通道标识及数据组包器(123)；
所述通道标识及数据组包器(123)将四通道数据缓存器(122)输出的前端四通道数据进行通道标识和数据组包后合并成一通道数据，传输给前端一通道收发器(124)；
所述前端一通道收发器(124)与前端一通道数据接口(13)相连。
3.根据权利要求1中所述的基于FPGA的多通道数据传输系统，其特征在于数流控制子模块(22)包括后端一通道收发器(221)、先进先出FIFO缓存器(222)、DDR3内存控制器(223)和PCIExpress数据接口控制器(224)；
所述后端一通道收发器(221)，其输入端与后端一通道数据接口(21)相连，输出端与先进先出FIFO缓存器(222)相连；
所述先进先出FIFO缓存器(222)，将后端一通道收发器(221)输出的后端一通道数据进行缓存后传输给DDR3内存控制器(223)；
所述DDR3内存控制器(223)，将先进先出FIFO缓存器(222)输出的后端一通道数据存入DDR3内存颗粒中进行大容量数据缓存后，通过PCIExpress数据接口控制器(224)控制PCIExpress数据接口将数据传输给拆包去标识子模块(23)。
所述DDR3为双倍速率同步动态随机存储器的英文缩写。
4.根据权利要求1中所述的系统，其特征在于，四通道收发器(121)、前端一通道收发器(124)和后端一通道收发器(221)选用赛灵思公司的IP核。
5.根据权利要求3中所述的系统，其特征在于，数据流控制子模块(22)中PCIExpress数据接口控制器(224)选用赛灵思公司的IP核，采用直接内存存取DMA模式。
6.根据权利要求3中所述的系统，其特征在于，DDR3内存控制器(223)和PCIExpress数据接口控制器(224)设有各自的可编程满信号；
该DDR3内存控制器(223)的可编程满信号用于控制先进先出FIFO缓存器(222)的输出数据：当DDR3内存控制器(223)的可编程满信号为1时，先进先出FIFO缓存器(222)不输出数据；
当DDR3内存控制器(223)的可编程满信号为0时，先进先出FIFO缓存器(222)输出数据；
该PCIExpress数据接口控制器(224)的可编程满信号用于控制DDR3内存控制器(223)的输出数据：当PCIExpress数据接口控制器(224)的可编程满信号为1时，DDR3内存控制器(223)不输出数据；
当PCIExpress数据接口控制器(224)的可编程满信号为0时，DDR3内存控制器(223)输出数据。
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