CN105097430A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，涉及半导体技术领域。本发明的半导体器件的制造方法，通过在形成用于接合裸晶的开口的步骤之前，增加在上层硅衬底的用于接合裸晶的区域形成阻挡层的步骤，可以避免在形成开口的过程中对上层硅衬底造成损伤，因而可以提高半导体器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
在半导体技术领域中，在一种半导体器件的制造方法中，需要在形成硅光器件的SOI衬底的上层硅衬底(topsilicon)上绑定(banding)裸晶(die)，一般为三五族GaAs裸晶。在绑定(或接合)裸晶前，需要在位于SOI衬底上方的层间介电层(ILD)以及金属间介电层(IMD)中形成开口，以在开口位置绑定裸晶。然而，在现有技术中，在形成开口的过程中，往往对SOI衬底的上层硅衬底造成损伤，最终影响制得的半导体器件的性能和良率。
如图1A至1D所示，现有技术中的上述半导体器件的制造方法，主要包括如下步骤：
步骤E1：提供包括承载衬底1001、嵌入式绝缘层1002和上层硅衬底1003的绝缘体上硅衬底(SOI衬底)100，形成位于所述上层硅衬底1003的内部及表面的硅光器件，如图1A所示。
为了表示的简要，图中未示出硅光器件。
形成硅光器件的方法，可以采用现有技术中的各种可行的方案，在此并不进行限定。示例性地，形成硅光器件的方法为离子注入，如图1A所示。其中，在图1A中，向下的箭头用于示意离子注入工艺。
步骤E2：在所述上层硅衬底1003上形成介电层以及位于所述介电层中的互连组件。
其中，所述互连组件用于连接所述硅光器件。
示例性地，介电层包括层间介电层101和金属件介电层104，互连组件包括位于接触孔内的导电插塞102和位于导电插塞102上方的金属互连线103，如图1B所示。
进一步地，步骤E2包括：
步骤E201：在所述上层硅衬底1003上形成层间介电层101。示例性地，形成层间介电层101的方法为：沉积氧化物层并进行CMP(化学机械抛光)。
步骤E202：在层间介电层101中形成接触孔，在所述接触孔内形成导电插塞102，形成位于所述导电插塞102上方的金属互连线103；
步骤E203：形成位于层间介电层101上方并覆盖所述金属互连线103的金属间介电层104。其中，金属间介电层104的材料可以为氧化物或聚酰胺(PA)以及其他合适的材料。
步骤E3：在介电层内形成开口10014，以暴露出所述上层硅衬底1003的用于接合裸晶的区域，如图1C所示。
其中，用于接合裸晶的区域通常位于硅光器件所在的区域之外。
示例性地，形成开口10014的方法为：对介电层进行刻蚀。
在形成开口10014的过程中，由于必须保证开口10014暴露出所述上层硅衬底1003的用于接合裸晶的区域，因此，往往需要过刻蚀等操作，这就导致了会对上层硅衬底1003的表面造成损伤，并会最终影响制得的半导体器件的性能和良率。
步骤E4：通过所述开口10014，在所述上层硅衬底1003上接合(绑定)裸晶300，如图1D所示。
由上述可知，在现有的该半导体器件的制造方法中，由于在形成开口10014的过程中会对上层硅衬底1003的表面造成损伤，因而会影响最终制得的半导体器件的性能和良率。因此，如何避免对上层硅衬底1003造成损伤，以提高半导体器件的性能和良率，成为一个亟待解决的技术问题。
发明内容
针对现有技术的不足，本发明提出一种新的半导体器件的制造方法，以避免对上层硅衬底造成损伤，提高半导体器件的性能和良率。
本发明实施例提供一种半导体器件的制造方法，包括：
步骤S101：提供包括承载衬底、嵌入式绝缘层和上层硅衬底的SOI衬底，在所述SOI衬底上形成硅光器件；
步骤S102：在所述上层硅衬底的用于接合裸晶的区域形成阻挡层；
步骤S103：形成覆盖所述上层硅衬底以及所述阻挡层的介电层以及位于所述介电层内的互连组件；
步骤S104：对所述介电层进行刻蚀以形成用于接合裸晶的开口，其中所述开口暴露出所述阻挡层；
步骤S105：去除所述阻挡层；
步骤S106：通过所述开口在所述上层硅衬底上接合裸晶。
可选地，所述步骤S102包括：
步骤S1021：在所述上层硅衬底之上形成阻挡材料层；
步骤S1022：对所述阻挡材料层进行刻蚀，去除其位于所述上层硅衬底的用于接合裸晶的区域之外的部分。
可选地，在所述步骤S1021中，形成所述阻挡材料层的方法包括沉积法。
可选地，所述阻挡层的材料包括非晶碳。
可选地，在所述步骤S101中，形成所述硅光器件的方法包括离子注入。
可选地，在所述步骤S103中，所述介电层包括层间介电层和位于其上的金属间介电层，所述互连组件包括位于形成于所述层间介电层内的接触孔中的导电插塞和位于所述层间介电层上方的连接所述导电插塞的金属互连线。
可选地，所述步骤S103包括：
步骤S1031：在所述上层硅衬底的上方形成层间介电层；
步骤S1032：在所述层间介电层内形成接触孔，并在所述接触孔中形成导电插塞；
步骤S1033：在所述层间介电层的上方形成与所述导电插塞相连的金属互连线；
步骤S1034：形成位于所述层间介电层的上方并覆盖所述金属互连线的金属间介电层。
可选地，在所述步骤S105中，所述阻挡层的材料包括非晶碳，去除所述阻挡层的方法包括灰化法和/或氧化法。
可选地，在所述步骤S105与所述步骤S106之间还包括步骤S1056：对所述开口进行湿法清洗。
可选地，在所述步骤S106中，所接合的裸晶包括三五族GaAs裸晶。
本发明的半导体器件的制造方法，通过在形成用于接合裸晶的开口的步骤之前，增加在上层硅衬底的用于接合裸晶的区域形成阻挡层的步骤，可以避免在形成开口的过程中对上层硅衬底造成损伤，因而可以提高半导体器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至1D为现有技术中的一种半导体器件的制造方法相关步骤的剖视图；
图2A至2F为本发明实施例的一种半导体器件的制造方法相关步骤的剖视图；
图3为本发明实施例的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图2A至图2F以及图3来描述本发明实施例的半导体器件的制造方法。其中，图2A至2F为本发明实施例的一种半导体器件的制造方法相关步骤的剖视图；图3为本发明实施例的一种半导体器件的制造方法的流程图。
本实施例的半导体器件的制造方法，包括如下步骤：
步骤A1：提供包括承载衬底1001、嵌入式绝缘层1002和上层硅衬底1003的绝缘体上硅衬底(SOI衬底)100，在所述SOI衬底上(例如：所述上层硅衬底1003的内部及表面)形成硅光器件，如图2A所示。
为了表示的简要，图2A及后续附图未示出硅光器件。关于SOI衬底100，可以采用现有技术中的各种SOI衬底，在此并不进行限定。关于形成硅光器件的方法，可以采用现有技术中的各种可行的方案，在此亦不进行限定。
示例性地，嵌入式绝缘层1002的材料为氧化物。形成硅光器件的方法为离子注入法，如图2A所示。其中，在图2A中，向下的箭头用于示意离子注入工艺。
步骤A2：在所述上层硅衬底1003的用于接合裸晶的区域形成阻挡层200，如图2B所示。
其中，阻挡层200的材料可以为非晶碳(a-C)或其他合适的材料，优选采用非晶碳。
示例性地，步骤A2包括如下步骤：
步骤A201：在所述上层硅衬底1003之上形成(例如：沉积)阻挡材料层；
步骤A202：对所述阻挡材料层进行刻蚀，去除其位于所述上层硅衬底1003的用于接合裸晶的区域之外的部分，以形成阻挡层200(即，阻挡材料层被保留的部分)。
步骤A3：形成覆盖所述上层硅衬底1003以及所述阻挡层200的介电层以及位于所述介电层内的互连组件。
其中，所述互连组件连接所述硅光器件。
示例性地，所述介电层包括层间介电层101和位于其上的金属间介电层104，所述互连组件包括位于形成于层间介电层101内的接触孔中的导电插塞102和位于层间介电层101上方的连接导电插塞102的金属互连线103，如图2C所示。
进一步地，步骤A3包括：
步骤A301：在所述上层硅衬底1003的上方形成层间介电层101。
示例性地，形成层间介电层101的方法为：沉积氧化物层并进行CMP(化学机械抛光)。
步骤A302：在层间介电层101中形成接触孔，并在所述接触孔内形成导电插塞102；
步骤A303：在层间介电层101的上方形成与所述导电插塞102相连的金属互连线103；
步骤A304：形成位于层间介电层101的上方并覆盖所述金属互连线103的金属间介电层104。
其中，金属间介电层104的材料可以为氧化物或聚酰胺(PA)以及其他合适的材料。
步骤A4：对介电层进行刻蚀以在所述介电层内形成用于接合裸晶的开口1014，其中所述开口暴露出所述阻挡层200，如图2D所示。
在图2D中，阻挡层200被完全暴露出，并且开口1014的面积大于阻挡层200的面积。此外，阻挡层200也可以被完全暴露出，且开口1014的面积等于阻挡层200的面积；或者，阻挡层200也可以被暴露出一部分，在此并不进行限定。
其中，开口1014所在的位置，就是上层硅衬底1003的用于接合裸晶的区域。并且，用于接合裸晶的区域通常位于硅光器件所在的区域之外。
由于阻挡层200的存在，可以对其下方的上层硅衬底1003形成保护，因此，在刻蚀形成开口1014的过程中，不会对上层硅衬底1003的表面造成损伤。而在形成开口1014后，可以采用易于去除阻挡层200的去除条件将阻挡层200去除，去除的过程也不会对阻挡层200下方的上层硅衬底1003造成损伤。因此，可以提高最终制得的半导体器件的性能和良率。
步骤A5：去除阻挡层200，如图2E所示。
在本步骤中，采用易于去除阻挡层200的去除条件将阻挡层200去除，去除的过程不会对阻挡层200下方的上层硅衬底1003造成损伤。因此，可以提高最终制得的半导体器件的性能和良率。
示例性地，当阻挡层200为非晶碳时，可以通过灰化法去除该阻挡层，也可以通过氧化法(通入氧气将非晶碳氧化成二氧化碳)去除该阻挡层，还可以通过其他合适的方法去除该阻挡层200，在此并不进行限定。
此外，在去除阻挡层200的步骤之后，还可以包括对开口1014进行湿法清洗的步骤，以去除杂质。
步骤A6：通过所述开口1014，在所述上层硅衬底1003上接合(绑定)裸晶300，如图2F所示。
其中，接合裸晶300的方法，可以采用现有技术中各种可行的方案，在此并不进行限定。可选地，该裸晶(die)可以为三五族GaAs裸晶。
本实施例的半导体器件的制造方法，由于在形成用于接合裸晶300的开口1014的步骤之前，增加了在上层硅衬底1003的用于接合裸晶的区域形成阻挡层200的步骤，在形成用于接合裸晶300的开口1014的步骤之后，增加了去除阻挡层200的步骤，因此，可以避免在形成开口1014的过程中对上层硅衬底1003的用于接合裸晶的区域造成损伤，从而提高了半导体器件的性能和良率。
图3示出了本发明实施例的一种半导体器件的制造方法的典型流程图，用于简要示出整个制造工艺的流程。本发明的半导体器件的制造方法，包括：
步骤S101：提供包括承载衬底、嵌入式绝缘层和上层硅衬底的SOI衬底，在所述SOI衬底上形成硅光器件；
步骤S102：在所述上层硅衬底的用于接合裸晶的区域形成阻挡层；
步骤S103：形成覆盖所述上层硅衬底以及所述阻挡层的介电层以及位于所述介电层内的互连组件；
步骤S104：对所述介电层进行刻蚀以形成用于接合裸晶的开口，其中所述开口暴露出所述阻挡层；
步骤S105：去除所述阻挡层；
步骤S106：通过所述开口在所述上层硅衬底上接合裸晶。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
步骤S101：提供包括承载衬底、嵌入式绝缘层和上层硅衬底的SOI衬底，在所述SOI衬底上形成硅光器件；
步骤S102：在所述上层硅衬底的用于接合裸晶的区域形成阻挡层；
步骤S103：形成覆盖所述上层硅衬底以及所述阻挡层的介电层以及位于所述介电层内的互连组件；
步骤S104：对所述介电层进行刻蚀以形成用于接合裸晶的开口，其中所述开口暴露出所述阻挡层；
步骤S105：去除所述阻挡层；
步骤S106：通过所述开口在所述上层硅衬底上接合裸晶。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：
步骤S1021：在所述上层硅衬底之上形成阻挡材料层；
步骤S1022：对所述阻挡材料层进行刻蚀，去除其位于所述上层硅衬底的用于接合裸晶的区域之外的部分。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1021中，形成所述阻挡材料层的方法包括沉积法。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述阻挡层的材料包括非晶碳。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，形成所述硅光器件的方法包括离子注入。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述介电层包括层间介电层和位于其上的金属间介电层，所述互连组件包括位于形成于所述层间介电层内的接触孔中的导电插塞和位于所述层间介电层上方的连接所述导电插塞的金属互连线。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，所述步骤S103包括：
步骤S1031：在所述上层硅衬底的上方形成层间介电层；
步骤S1032：在所述层间介电层内形成接触孔，并在所述接触孔中形成导电插塞；
步骤S1033：在所述层间介电层的上方形成与所述导电插塞相连的金属互连线；
步骤S1034：形成位于所述层间介电层的上方并覆盖所述金属互连线的金属间介电层。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述阻挡层的材料包括非晶碳，去除所述阻挡层的方法包括灰化法和/或氧化法。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105与所述步骤S106之间还包括步骤S1056：对所述开口进行湿法清洗。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，所接合的裸晶包括三五族GaAs裸晶。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455398B1 (en) * | 1999-07-16 | 2002-09-24 | Massachusetts Institute Of Technology | Silicon on III-V semiconductor bonding for monolithic optoelectronic integration |
| US20070170417A1 (en) * | 2006-01-20 | 2007-07-26 | The Regents Of The University Of California | III-V photonic integration on silicon |
| CN101816072A (zh) * | 2007-10-04 | 2010-08-25 | 佳能株式会社 | 用于制造发光器件的方法 |
| CN102054839A (zh) * | 2009-10-28 | 2011-05-11 | 无锡华润上华半导体有限公司 | 一种mos场效应晶体管结构及其制备方法 |
| CN102142656A (zh) * | 2009-12-30 | 2011-08-03 | 英特尔公司 | 具有面内耦合的混合硅垂直腔激光器 |
| CN102468217A (zh) * | 2010-11-03 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 接触孔的形成方法 |
| CN102610595A (zh) * | 2011-01-24 | 2012-07-25 | 国民技术股份有限公司 | 一种射频功率放大器多芯片模组及其生成方法 |
-
2014
- 2014-05-05 CN CN201410186626.6A patent/CN105097430B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455398B1 (en) * | 1999-07-16 | 2002-09-24 | Massachusetts Institute Of Technology | Silicon on III-V semiconductor bonding for monolithic optoelectronic integration |
| US20070170417A1 (en) * | 2006-01-20 | 2007-07-26 | The Regents Of The University Of California | III-V photonic integration on silicon |
| CN101816072A (zh) * | 2007-10-04 | 2010-08-25 | 佳能株式会社 | 用于制造发光器件的方法 |
| CN102054839A (zh) * | 2009-10-28 | 2011-05-11 | 无锡华润上华半导体有限公司 | 一种mos场效应晶体管结构及其制备方法 |
| CN102142656A (zh) * | 2009-12-30 | 2011-08-03 | 英特尔公司 | 具有面内耦合的混合硅垂直腔激光器 |
| CN102468217A (zh) * | 2010-11-03 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 接触孔的形成方法 |
| CN102610595A (zh) * | 2011-01-24 | 2012-07-25 | 国民技术股份有限公司 | 一种射频功率放大器多芯片模组及其生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20180601 Address after: No. 18 Zhangjiang Road, Pudong New Area, Shanghai Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Core integrated circuit (Ningbo) Co., Ltd. Address before: No. 18 Zhangjiang Road, Pudong New Area, Shanghai Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
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| GR01 | Patent grant | ||
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