CN105049060B - 一种低密度奇偶码ldpc的译码方法及装置 - Google Patents
一种低密度奇偶码ldpc的译码方法及装置 Download PDFInfo
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Abstract
本发明公开了一种低密度奇偶码LDPC的译码方法及装置，在采用MS的二进制LDPC码译码实现过程中，在初始化时，根据校验矩阵的结构特点重新排列信道似然信息的并行输入顺序，在每次更新时，根据该顺序并行更新变量节点，相对于多帧并行译码结构，该方法在不损失性能的前提下降低了译码延时、译码器的存储器空间和接口控制逻辑的复杂度。
Description
技术领域
本发明涉及电子技术领域，尤其涉及一种低密度奇偶码LDPC的译码方法及装置。
背景技术
低密度奇偶校验(LDPC，Low Density Parity Check)码是目前数字信息传输领域中大量使用的信道译码。LDPC码作为一种普通的线性分组码，通常用生成矩阵G和校验矩阵HM×N来表示，M为校验矩阵行数，N为校验矩阵的列数，其特点是：奇偶校验矩阵HM×N中非零元素的个数远远小于零元素的个数。
目前，LDPC译码方法主要有BP译码、MS译码等，译码结构又分为串行、部分并行和全并行结构。其中部分并行MS译码方法在译码复杂度和吞吐量方面有较好的折中。
步骤1初始化：对每个比特节点n＝1,2,…,N，令
L(qmn)＝L(cn)＝rn
步骤2迭代过程：
1)校验节点更新(CNU)
对每个校验节点m＝1,…,M和n∈N(m)，计算
其中α为一常数。
2)比特节点更新(VNU)
对每个比特节点n＝1,…,N和m∈M(n)，计算
对每个比特节点n＝1,…,N，计算
步骤3尝试判决
根据判定条件：当Qn>0时，否则，得到码字若满足以下两个条件之一停止译码：(1)作为有效译码值输出；(2)达到预定的迭代次数；否则，返回步骤2开始下一轮迭代。
上述的二进制LDPC码部分并行MS译码方法中，当对译码吞吐量要求较高时，通常采用多帧并行的方法来提高吞吐量，其译码实现时存在着占用较多的存储空间，译码接口控制逻辑较复杂，译码延时较大的问题。
发明内容
本发明实施例提供了一种低密度奇偶码LDPC的译码方法及装置，用以解决现有技术中二进制LDPC码部分并行MS译码方法存在占用较多存储空间，译码接口逻辑较复杂，编译延时较大的问题。
其具体的技术方案如下：
一种低密度奇偶码LDPC的译码方法，所述方法包括：
步骤1，对输入的信道似然值信息进行重排序；
步骤2，根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判决比特更新；
步骤3，计算校验和，并判断校验和是否为预设阈值以及循环迭代次数是否达到门限值，若校验和不为预设阈值以及循环迭代次数未达到门限值时，则执行步骤4，若校验和为预设阈值或者循环迭代次数达到门限值时，则返回执行步骤2；
步骤4，结束译码，输出译码结果。
可选的，对输入的信道似然值信息进行重排序，包括：
根据校验矩阵的特征重新排列校验矩阵中非零子阵中非零元素的顺序，使得重排后校验矩阵中相应行块的相邻两个非零元素的行间隔相同，并且相应列块的相邻两个非零元素的列间隔相同；
对于输入信道似然值信息，按照各列块中的首个非零子阵的非零元素的列顺序进行重排序。
可选的，根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判决比特更新，包括：
对变量节点和校验节点进行初始化；
在初始化时，进行变量节点更新；
在变量节点更新结束后，进行校验节点更新。
可选的，对变量节点进行初始化，具体为：
对每个比特节点n＝1,2,…,N，令
L(qmn)＝L(cn)＝rn
其中，rn为输入信道似然信息。
可选的，校验节点更新，具体为：
对每个校验节点m＝1,…,M和n∈N(m)，计算
其中α为一常数。
可选的，变量节点更新，具体为：
对每个变量节点n＝1,…,N和m∈M(n)，计算
可选的，判决比特更新，具体为：
根据下式得出判决比特值：
一种低密度奇偶码的译码装置，包括：输入排序模块、初始化模块、变量节点更新模块、校验节点更新模块和判决输出模块，其中，
输入排序模块，对信道似然信息进行排序，并对似然信息存储模块进行初始化；
初始化模块，对变量节点和校验节点进行初始化；
校验节点更新模块，对校验节点进行更新；
变量节点更新模块，按照各列块中的首个非零子阵的非零元素的列顺序进行变量节点更新，对各列块中的非首个非零子阵节点存储器的输出值进行左移操作，使得变量节点更新时相同列块的各非零子阵读出的列号相同；
判决输出模块，对输出的判决比特进行重新排序，使得排序后的比特按照译码原始输入的顺序输出。
可选的，所述输入排序模块，根据校验矩阵的特征重新排列校验矩阵中非零子阵中非零元素的顺序，使得重排后校验矩阵中相应行块的相邻两个非零元素的行间隔相同，并且相应列块的相邻两个非零元素的列间隔相同；对于输入信道似然值信息，按照各列块中的首个非零子阵的非零元素的列顺序进行重排序。
本发明实施例中提供了一种低密度奇偶码LDPC的编译方法，该方法包括：步骤1，对输入的信道似然值信息进行重排序；步骤2，根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判决比特更新；步骤3，计算校验和，并判断校验和是否为预设阈值以及循环迭代次数是否达到门限值，若校验和不为预设阈值以及循环迭代次数未达到门限值时，则执行步骤4，若校验和为预设阈值或者循环迭代次数达到门限值时，则返回执行步骤2；步骤4，结束译码，输出译码结果。也就是说，在本发明实施例中，在译码过程中，只需要集满1帧数据后就能够开始译码，相对于传统的N帧并行译码结构，本发明接口存储资源消耗少，译码延时减少(N-1)帧时间，输入接口控制逻辑比较简单。
附图说明
图1为本发明实施例中一种LDPC的译码方法的流程图；
图2为本发明实施例中为LDPC校验矩阵示例图；
图3为本发明实施例中每个存储单元的存储格式的示意图；
图4为本发明实施例中一种LDPC的译码装置的结构示意图。
具体实施方式
为了解决现有技术中二进制LDPC码部分并行MS译码方法存在占用较多存储空间，译码接口逻辑较复杂，编译延时较大的问题，本发明实施例中提供了一种低密度奇偶码LDPC的编译方法，该方法包括：步骤1，对输入的信道似然值信息进行重排序；步骤2，根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判决比特更新；步骤3，计算校验和，并判断校验和是否为预设阈值以及循环迭代次数是否达到门限值，若校验和不为预设阈值以及循环迭代次数未达到门限值时，则执行步骤4，若校验和为预设阈值或者循环迭代次数达到门限值时，则返回执行步骤2；步骤4，结束译码，输出译码结果。也就是说，在本发明实施例中，在译码过程中，只需要集满1帧数据后就能够开始译码，相对于传统的N帧并行译码结构，本发明接口存储资源消耗少，译码延时减少(N-1)帧时间，输入接口控制逻辑比较简单。
当然，在本发明实施例中，该译码方法不仅保持了与传统方法一致的译码性能，并且还降低了译码延时和存储空间。
下面通过附图以及具体实施例对本发明技术方案做详细的说明，应当理解，本发明实施例以及实施例中的具体技术特征只是对本发明技术方案的说明，而不是限定，在不冲突的情况，本发明实施例以及实施例中的具体技术特征可以相互组合。
LDPC译码方法主要有BP译码、MS译码等，译码结构又分为串行、部分并行和全并行结构。其中部分并行MS译码方法在译码复杂度和吞吐量方面有较好的折中。本发明实施例中采用的是一种二进制的LDPC的部分并行MS译码。如图1所示为本发明实施例中一种LDPC的译码方法，该方法包括：
步骤101，对输入的信道似然值信息进行重排序；
步骤102，根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判决比特更新；
步骤103，计算校验和，并判断校验和是否为预设阈值以及循环迭代次数是否达到门限值，若校验和不为预设阈值以及循环迭代次数未达到门限值时，则执行步骤104，若校验和为预设阈值或者循环迭代次数达到门限值时，则返回执行步骤102；
步骤104，结束译码，输出译码结果。
进一步来讲，在本发明实施例中，为了解决译码实现时存在着占用较多的存储空间，译码接口控制逻辑较复杂，译码延时较大的问题，首先需要输入的信道似然值信息进行重排序，具体的重排序原理如下：
如图2所示为LDPC校验矩阵示例图，图中Axy表示非零子阵，大小为512x512，且每个非零子阵每行只有1个非零元素，x表示行块号，y表示列块号。
在图2中0表示全零子阵。校验节点信息和变量节点信息共用1个存储单元，为每个非零子阵分配1个存储单元。每个存储单元的存储格式如图3所示，一行代表一个RAM地址，每行存储8个节点信息，这里可以根据并行度的要求可以调整每行存储的节点信息个数，这样每个存储单元一个时钟周期读取/写入8个数据，这就要求相同行块的存储单元的行间隔一样，即相邻两个数据之间的行间隔一致，相同列块的存储单元的列间隔一样，即相邻两个数据之间的列间隔一致。
当相同行块存储单元的相邻两个元素的行间隔，比如说图3中r1所在非零子阵的行号与r0所在非零子阵的行号的差值不一致，或相同列块存储单元的相邻两个元素的列间隔，比如说图3中r1所在非零子阵的列号与r0所在非零子阵的列号的差值不一致时，就需要调整存储单元的节点信息排列顺序，使得上述行间隔或列间隔保持一致。
以图2为例，假设A11、A13、A16、A22、A24、A26相邻两行非零元素的列间隔为3，其余非零子阵的相邻两行列间隔为7。首先按照行号顺序存储每个非零子阵中的非零元素，即r0存储第1行非零元素，r1存储第2行非零元素等等。这样，每个行块的行间隔一致，但是第1、2、6列块的列间隔不一致。当第3行块存储单元以293行间隔存储相邻两个元素时，即r0存储第1行非零元素，r1存储第294行非零元素等等，第3行块存储单元相邻两个元素的列间隔就为3。这样，相同行块存储单元的行间隔与相同列块存储单元的列间隔都是一致的。
在完成对输入的信道似然值信息进行重排序之后，将对变量节点以及校验节点进行初始化，在初始化的过程中，进行校验节点更新以及变量节点更新，具体来讲，在本发明实施例中，初始化的可以如下方式：
对每个比特节点n＝1,2,…,N，令
L(qmn)＝L(cn)＝rn
其中，rn为输入信道似然信息。
在迭代译码节点，首先变量节点更新，第1次变量节点更新时，节点信息存储RAM输出要处于复位状态。变量节点的更新公式如下：
这里需要说明的是，根据每个列块首个非零子阵节点信息存储单元的列顺序进行变量节点更新。当各列块非首个非零子阵的列存储顺序与首个非零子阵的顺序不一致时，从节点信息存储RAM中读出的数据需要经过左移操作后才能进行变量节点更新，而更新后的数据需要经过右移操作后才能被写入节点信息存储RAM中。
在变量节点更新的同时，根据以下公式求出判决比特：
取其符号位表示译码后的判决比特，存入判决比特存储单元中。
在变量节点更新结束后，进行校验节点更新，校验节点更新公式如下：
在进行校验节点更新的同时，进行译码校验，当每行的校验和为0时，表示译码成功，停止迭代，并输出判决结果，否则在校验节点更新完成后进入变量节点更新。
这里需要说明的是，在对判决结果进行输出的时候，需要对输出的判决比特顺序进行重排，使其按照译码原始输入的顺序输出。
这里要特别说明的是，各列块非首个非零子阵的列存储顺序与首个非零子阵的顺序不一致。以第2列块为例，假如A22的节点信息存储顺序如下：r0为A22中第1列非零元素，相邻两个存储数据在A22中的列号相差2，即r1为A22中的第3列非零元素；A32的节点信息存储顺序如下：r0为A32中第3列非零元素，r1为A32中的第5列非零元素。这时A32的列存储顺序与A22的列存储顺序不一致，从A32中读出的数据需要左移1个数据才能与A22中读出的数据列号一致。
本发明实施例中提供了一种低密度奇偶码LDPC的编译方法，该方法包括：步骤1，对输入的信道似然值信息进行重排序；步骤2，根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判决比特更新；步骤3，计算校验和，并判断校验和是否为预设阈值以及循环迭代次数是否达到门限值，若校验和不为预设阈值以及循环迭代次数未达到门限值时，则执行步骤4，若校验和为预设阈值或者循环迭代次数达到门限值时，则返回执行步骤2；步骤4，结束译码，输出译码结果。也就是说，在本发明实施例中，在译码过程中，只需要集满1帧数据后就能够开始译码，相对于传统的N帧并行译码结构，本发明接口存储资源消耗少，译码延时减少(N-1)帧时间，输入接口控制逻辑比较简单。
对应本发明实施例提供的一种低密度奇偶码的译码方法，本发明实施例中还提供了一种低密度奇偶码的译码装置，如图4所示为本发明实施例中一种低密度奇偶码的译码装置，该装置包括：
输入排序模块401，对信道似然信息进行排序，并对似然信息存储模块进行初始化；
初始化模块402，对变量节点和校验节点进行初始化；
校验节点更新模块403，对校验节点进行更新；
变量节点更新模块404，按照各列块中的首个非零子阵的非零元素的列顺序进行变量节点更新，对各列块中的非首个非零子阵节点存储器的输出值进行右移操作，使得变量节点更新时相同列块的各非零子阵读出的列号相同；
判决输出模块405，对输出的判决比特进行重新排序，使得排序后的比特按照译码原始输入的顺序输出。
进一步，在本发明实施例中，输入排序模块，根据校验矩阵的特征重新排列校验矩阵中非零子阵中非零元素的顺序，使得重排后校验矩阵中相应行块的相邻两个非零元素的行间隔相同，并且相应列块的相邻两个非零元素的列间隔相同；对于输入信道似然值信息，按照各列块中的首个非零子阵的非零元素的列顺序进行重排序。
尽管已描述了本申请的优选实施例，但本领域内的普通技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (7)
1.一种低密度奇偶码LDPC的译码方法，其特征在于，所述方法包括：
步骤1，对输入的信道似然值信息进行重排序；
步骤2，根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判决比特更新；
步骤3，计算校验和，并判断校验和是否为预设阈值以及循环迭代次数是否达到门限值，若校验和不为预设阈值以及循环迭代次数未达到门限值时，则返回执行步骤2，若校验和为预设阈值或者循环迭代次数达到门限值时，则执行步骤4；
步骤4，结束译码，输出译码结果，
其中，对输入的所述信道似然值信息进行重排序，包括：
根据校验矩阵的特征重新排列校验矩阵中非零子阵中非零元素的顺序，使得重排后校验矩阵中相应行块的相邻两个非零元素的行间隔相同，并且相应列块的相邻两个非零元素的列间隔相同；
对于输入信道似然值信息，按照各列块中的首个非零子阵的非零元素的列顺序进行重排序。
2.如权利要求1所述的方法，其特征在于，根据重排序的信道似然值信息进行并行变量节点更新、校验节点更新和判决比特更新，包括：
对变量节点和校验节点进行初始化；
在初始化时，进行变量节点更新；
在变量节点更新结束后，进行校验节点更新。
3.如权利要求2所述的方法，其特征在于，对变量节点进行初始化，具体为：
对每个比特节点n＝1,2,…,N，令
L(qmn)＝L(cn)＝rn
其中，rn为输入信道似然信息。
4.如权利要求3所述的方法，其特征在于，校验节点更新，具体为：
对每个校验节点m＝1,…,M和n∈N(m)，计算
其中α为一常数。
5.如权利要求3所述的方法，其特征在于，变量节点更新，具体为：
对每个变量节点n＝1,…,N和m∈M(n)，计算
6.如权利要求2所述的方法，其特征在于，判决比特更新，具体为：
根据下式得出判决比特值：
7.一种低密度奇偶码的译码装置，其特征在于，包括：输入排序模块、初始化模块、变量节点更新模块、校验节点更新模块和判决输出模块，其中，
输入排序模块，对信道似然信息进行排序，并对似然信息存储模块进行初始化；
初始化模块，对变量节点和校验节点进行初始化；
校验节点更新模块，对校验节点进行更新；
变量节点更新模块，按照各列块中的首个非零子阵的非零元素的列顺序进行变量节点更新，对各列块中的非首个非零子阵节点存储器的输出值进行左移操作，使得变量节点更新时相同列块的各非零子阵读出的列号相同；
判决输出模块，对输出的判决比特进行重新排序，使得排序后的比特按照译码原始输入的顺序输出，
其中，所述输入排序模块，根据校验矩阵的特征重新排列校验矩阵中非零子阵中非零元素的顺序，使得重排后校验矩阵中相应行块的相邻两个非零元素的行间隔相同，并且相应列块的相邻两个非零元素的列间隔相同；对于输入信道似然值信息，按照各列块中的首个非零子阵的非零元素的列顺序进行重排序。
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|---|---|---|---|
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |