CN105024650A - 基于超高速模数转换的多波束信号交织数字下变频方法 - Google Patents

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Abstract

本发明涉及一种基于超高速模数转换的多波束信号交织数字下变频方法，属于微波信号测量技术领域。本发明方法利用了高速芯片的信号交织处理技术和多相滤波器的独有的并行结构特性，在保持实时高采样率的情况下将混频和滤波都在低数据处理速率的一端进行。高速模数转换芯片的信号交织实现了射频信号的采集和模数转换，并且通过串并转换的处理，用空间的代价换取时间上的快速处理。

Description

基于超高速模数转换的多波束信号交织数字下变频方法
技术领域
本发明涉及一种基于超高速模数转换(ADC)的多波束信号交织数字下变频方法，属于微波信号测量技术领域。
背景技术
近年随着高速采样器件的发展，射频频段直接采样成为可能。目前数字接收机的发展趋势是将数模转换器ADC(A/D Converter)尽量靠近天线，以便在其后的处理中尽量数字化，这就要求A/D要有很高的转换率，并且其后的数字处理器件与电路结构必须遵循高效、有效、快速的原则。
数字下变频(DDC)是A/D采样后首先要完成的处理工作，这也是系统中数字处理难度最大且运算量最大的部分。国内外目前研究的常用的数字下变频方法有：数字插值法(DFPD)，数字混频低通滤波器法(DTPD)，基于坐标旋转数字计算方法(CORDIC)下变频，和基于多相滤波器的数字下变频。由于数字信号处理器，如FPGA的最高工作速率为300MHz，难以满足串行高采样率的要求，因此基于多相滤波器的数字下变频成为了重要的研究方向。
发明内容
本发明的目的是为解决传统数字下变频中A/D输出速率与下变频工作速率之间的匹配和运算效率低等问题，提出了一种基于超高速模数转换(ADC)的多波束信号交织数字下变频方法，通过高速芯片的信号交织采样技术，利用并行DDS结构和多相滤波器结构实现高速数据的数字信号下变频，将射频GHz(最高可达8GHz)频段的载频信号搬移到基带。
本发明是通过以下技术方案实现的。
一种基于超高速模数转换(ADC)的多波束信号交织数字下变频方法，包括如下步骤：
步骤一、信源发出载波频段为GHz的射频信号，进入超高速模数转换芯片(ADC)，超高速ADC的最高处理速率能达到GHz频段；
步骤二、模数转换芯片内n个通道对射频信号进行交织采样，总采样速率小于超高速ADC的最高处理速度，令fsample为超高速ADC的总采样速率，则交织的每一通道信号次采样速率为fsample/n，再根据带通采样定理将采样得到的n路射频GHz频段信号分别搬移到低频段；最终形成并行交织的n路输出信号，以相同的采样速率通过n个通道并行输入至FPGA；
所述交织采样的具体方法为：令ADC的输入信号元素为A1，A2，A3…。则n路交织采样后ADC的第一路输出信号为串行信号L1，其中L1包含元素A1，A1+n，A1+2n…，第二路输出信号为L2，其中L2包含元素A2，A2+n，A2+2n…，以此类推。此时原本相同时间内，交织采样后任一路ADC输出的信号元素个数为原本ADC输入信号元素个数的1/n倍，故最终得到n路并行的，采样速率为原本信号的1/n倍的信号。其中，A1+n为ADC输入信号的第1+n个信号元素。
步骤三、FPGA接收步骤二并行交织的n路信号，并利用ISE编程软件中自带的ISERDES处理模块将并行交织的n路信号中的每一路信号分别进行系数为m的串行转并行操作。则最终得到并行的n*m路数据，每一路信号的采样速率为fsample/(n*m)。
所述串行转并行操作具体为：以n路信号中的第一路FPGA输入信号为例，令第一路FPGA输入为串行信号L1，则系数为m的串行转并行操作后，将第一路FPGA输入的串行信号转换成了m路并行信号，m路并行信号中的第一路信号为L1-1，其信号元素为A1，A1+n*m，A1+2*n*m…，第二路信号为L1-2，其信号元素为A1+n，A1+n+n*m，A1+n+2*n*m…，以此类推。此时原本相同时间内，系数为m的串行转并行操作后任一路输出的信号元素个数为第一路FPGA输入信号元素个数的1/m倍，故最终得到L1-1～L1-m共m路采样速率为第一路FPGA输入信号1/m的信号。其中A1+n*m表示ADC输入信号的第1+n*m个元素。
步骤四、对步骤三得到的n*m路数据依次和DDS产生的n*m路正弦信号进行相乘，完成并行混频操作。若令步骤二中的得到的n路并行交织信号依次为L1，L2，L3…Ln。则步骤三中串并转换后的每一路信号为L1-1～L1-m，L2-1～L2-m，L3-1～L3-m…。其中，信号L1-1的元素为A1，A1+n*m，A1+2*n*m…，信号L1-2的元素为A1+n，A1+n+n*m，A1+n+2*n*m…；以此类推。混频过程是将n*m路信号按L1-1，L2-1，L3-1…Ln-1，L1-2，L2-2，L3-2…Ln-2，…，L1-m，L2-m，L3-m…Ln-m的顺序与DDS产生的n*m路正弦信号依次相乘，将数据搬移到基带，得到n*m路并行交织的混频信号，此时的处理速率为fsample/(n*m)；
步骤五、将步骤四得到的n*m路信号按照L1-1，L2-1，L3-1…Ln-1，L1-2，L2-2，L3-2…Ln-2，…，L1-m，L2-m，L3-m…Ln-m的顺序依次通过n*m相的多相滤波器的n*m个子滤波器，将n*m个子滤波器的输出数据相加，最终得到1路数据，实现在并行低速的处理速率下完成高速率数据的抽取滤波，滤除混频过程中产生的二倍频，最终得到处理速率为fsample/(n*m)的1路信号；
经过上述五个步骤即完成了基于超高速模数转换(ADC)的多波束信号交织数字下变频方法，使用多相滤波器结构实现高速数据的数字下变频。
有益效果
本发明方法利用了高速芯片的信号交织处理技术和多相滤波器的独有的并行结构特性，在保持实时高采样率，如GHz频段的情况下将混频和滤波都在低数据处理速率的一端进行。高速模数转换芯片的信号交织实现了射频信号的采集和模数转换，并且通过串并转换的处理，用空间的代价换取时间上的快速处理。根据多相滤波器的并行结构，高效的实现了滤波功能，且满足了高速数字下变频需要的高速实时处理速度。在传统的先混频、低通滤波后抽取的数字下变频模式中，抽取过程中有大部分混频和低通滤波后的数据都没有被利用，系统运算效率低，而多相滤波器先抽取后滤波则节省了大量的运算资源，提高了运算效率。
附图说明
图1是本发明下高速变频总流程图；
图2是本发明FPGA处理将高速数据串并转换框图；
图3是本发明混频和多相滤波器流程图；
具体实施方式
下面结合附图和实施例对本发明做进一步说明和详细描述。
图1是高速数字下变频(DDC)方法的总流程图，由图1可见，从信源发出的射频模拟信号进入ADC模数转换芯片，依据芯片性能得到n路并行交织的数字信号，同时进行带通采样将高载波频率的信号搬移到较低频段，n路信号分别用FPGA内部ISERDES核进行串并转换的操作，最终得到n*m路并行交织的信号。对信号进行混频将射频数据搬移到基带，然后采用多相滤波器滤除二倍频。
图2是本发明FPGA处理将高速数据串并转换框图。由图2可见，ADC模数转换芯片将任1路采样率为的串行模拟数据转为n路采样率为的并行交织的数字信号，其中。n路信号分别用FPGA内的ISERDES核进行串并转换的操作，从一路的串行信号转换为并行的m路的信号。最终可得到n*m路并行交织的信号，令fsample为超高速ADC的总采样速率，每一路信号的采样速率为fsample/(n*m)。
图3是本发明提出的混频和多相滤波的流程图。由图3可见，输入端为n*m路并行交织的信号，每一路信号的处理速度为，FPGA的工作时钟也为。将n*m路并行数据进行n*m路并行的混频操作，将频谱搬移到基带，同时会产生二倍频。将混频后的数据经过n*m相的多相滤波器滤除二倍频。将混频后的结果按顺序与多相滤波器结构中的n*m个子滤波器卷积后进行流水线型相加，最终得到1路的基带信号，此时已完成了射频信号的数字下变频过程。
实施例
以载波频段为射频的信号数字下变频系统为例，对本发明的具体实施过程进行说明。
上述实例中载波频率为射频，设载波频段为8GHz，采用高速模数转换芯片EV10AQ190AVTPY，采样速率为4.8Gbps，n＝4，m＝10，1.2Gbps。
步骤一、信源发出载波频率为8GHz的射频带通信号，进入模数转换芯片EV10AQ190AVTPY，该芯片的最高采样速率为5Gbps，此处设计采样速率为4.8Gbps；
步骤二、依据芯片EV10AQ190AVTPY特性设计，ADC的四个通道进行四路交织采样，将一路采样率为4.8Gbps串行数据，转换为四路采样速率为1.2Gbps的并行交织数据，数字信号的位宽为10bit，且根据带通采样定理将载波频率为8GHz的数据搬移到1.6GHz；
步骤三、使用FPGA中的ISEDES核将并行交织的4路1.2Gbps采样速率的数字信号分别进行串行转并行操作，每一通道的数据都分为10路，其中每通道内的一路数据采样率为120Mbps。最终得到交织并行的40路数据，每一路数据采样率为120Mbps，位宽为10bit；
步骤四、令FPGA的工作时钟为120MHz，进行40路并行数据的混频，混频后可将已经过带通采样的数据搬移到基带。若令步骤二中的四路交织信号依次为L1，L2，L3，L4，则步骤三中串并转换后的每一路信号为L1-1～L1-10，L2-1～L2-10，L3-1～L3-10，L4-1～L4-10。混频过程是将40路信号按L1-1，L2-1，L3-1，L4-1，L1-2，L2-2，L3-2，L4-2，…，L1-10，L2-10，L3-10，L4-10的顺序，依次与DDS产生的正弦信号和余弦信号进行相乘。高速DDS使用数据深度为4096的1/4查找表，正弦信号的位宽为8bit，DDS精度为4.8Gbps/248。本例中设计的DDS产生的正弦信号为40路，其关系也为交织并行。将40路交织并行的数据和40路DDS产生的并行正弦信号进行相乘，即可得到混频后的结果。经过混频后的数据既包括基带的数据，也包括二倍频信号；
步骤五、混频后的40路并行交织的信号，其采样频率为120Mbps，是中心频率为零频和二倍频的混合信号。将该信号通过40相的多相滤波器滤除混频过程中产生的二倍频。多相滤波器是由FIR低通滤波器得到的，设计低通滤波为400阶，主瓣抑制为40dB。由抽取倍数为40可将FIR低通滤波器的滤波器系数400进行抽取，将抽取后的滤波器系数按顺序设计为40个子滤波器，每个子滤波器的系数为10，即可得到多相滤波器。将混频后的40路信号按L1-1，L2-1，L3-1，L4-1，L1-2，L2-2，L3-2，L4-2，…，L1-10，L2-10，L3-10，L4-10的顺序依次和40路子滤波器进行卷积，得到40路采样率为120Mbps的滤波后的数据，此时用流水线型相加法将40路信号相加得到较低处理速率120Mbps的1路信号，此时的信号即为完成了高速数字下变频的基带信号；
以上所述为本发明的较佳实施例而已，本发明不应该局限于该实施例和附图所公开的内容。凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。

Claims (1)

1.基于超高速模数转换的多波束信号交织数字下变频方法，其特征在于：具体方法如下：
步骤一、信源发出载波频段为GHz的射频信号，进入超高速模数转换芯片(ADC)，超高速ADC的最高处理速率能达到GHz频段；
步骤二、模数转换芯片内n个通道对射频信号进行交织采样，总采样速率小于超高速ADC的最高处理速度，令fsample为超高速ADC的总采样速率，则交织的每一通道信号次采样速率为fsample/n，再根据带通采样定理将采样得到的n路射频GHz频段信号分别搬移到低频段；最终形成并行交织的n路输出信号，以相同的采样速率通过n个通道并行输入至FPGA；
所述交织采样的具体方法为：令ADC的输入信号元素为A1，A2，A3…；则n路交织采样后ADC的第一路输出信号为串行信号L1，其中L1包含元素A1，A1+n，A1+2n…，第二路输出信号为L2，其中L2包含元素A2，A2+n，A2+2n…，以此类推。此时原本相同时间内，交织采样后任一路ADC输出的信号元素个数为原本ADC输入信号元素个数的1/n倍，故最终得到n路并行的，采样速率为原本信号的1/n倍的信号。其中，A1+n为ADC输入信号的第1+n个信号元素。
步骤三、FPGA接收步骤二并行交织的n路信号，并利用ISE编程软件中自带的ISERDES处理模块将并行交织的n路信号中的每一路信号分别进行系数为m的串行转并行操作。则最终得到并行的n*m路数据，每一路信号的采样速率为fsample/(n*m)。
所述串行转并行操作具体为：以n路信号中的第一路FPGA输入信号为例，令第一路FPGA输入为串行信号L1，则系数为m的串行转并行操作后，将第一路FPGA输入的串行信号转换成了m路并行信号，m路并行信号中的第一路信号为L1-1，其信号元素为A1，A1+n*m，A1+2*n*m…，第二路信号为L1-2，其信号元素为A1+n，A1+n+n*m，A1+n+2*n*m…，以此类推。此时原本相同时间内，系数为m的串行转并行操作后任一路输出的信号元素个数为第一路FPGA输入信号元素个数的1/m倍，故最终得到L1-1～L1-m共m路采样速率为第一路FPGA输入信号1/m的信号。其中A1+n*m表示ADC输入信号的第1+n*m个元素。
步骤四、对步骤三得到的n*m路数据依次和DDS产生的n*m路正弦信号进行相乘，完成并行混频操作。若令步骤二中的得到的n路并行交织信号依次为L1，L2，L3…Ln。则步骤三中串并转换后的每一路信号为L1-1～L1-m，L2-1～L2-m，L3-1～L3-m…。其中，信号L1-1的元素为A1，A1+n*m，A1+2*n*m…，信号L1-2的元素为A1+n，A1+n+n*m，A1+n+2*n*m…；以此类推。混频过程是将n*m路信号按L1-1，L2-1，L3-1…Ln-1，L1-2，L2-2，L3-2…Ln-2，…，L1-m，L2-m，L3-m…Ln-m的顺序与DDS产生的n*m路正弦信号依次相乘，将数据搬移到基带，得到n*m路并行交织的混频信号，此时的处理速率为fsample/(n*m)；
步骤五、将步骤四得到的n*m路信号按照L1-1，L2-1，L3-1…Ln-1，L1-2，L2-2，L3-2…Ln-2，…，L1-m，L2-m，L3-m…Ln-m的顺序依次通过n*m相的多相滤波器的n*m个子滤波器，将n*m个子滤波器的输出数据相加，最终得到1路数据，实现在并行低速的处理速率下完成高速率数据的抽取滤波，滤除混频过程中产生的二倍频，最终得到处理速率为fsample/(n*m)的1路信号；
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