CN105005513A - 高速缓存多位数据翻转错误的检测及容错装置与方法 - Google Patents

Abstract

一种嵌入式微处理器高速缓存多位数据翻转错误的检测及容错装置与方法，其特征在于：所述检测及容错装置包括标记BCH编码器、Cache标记存储器、标记BCH校验器、数据BCH编码器、Cache数据存储器、数据BCH校验器、Cache控制器和命中控制器，依据所选用的Cache管理策略，使用BCH编码及Cache重装方法对Cache标记存储器和Cache数据存储器中的多位数据错误进行检测与容错。

Description

高速缓存多位数据翻转错误的检测及容错装置与方法

技术领域

本发明涉及一种微处理器高速缓存数据错误的检测与容错装置，尤其涉及一种嵌入式微处理器高速缓存多位数据翻转错误的检测与容错装置。本发明还涉及一种嵌入式微处理器高速缓存多位数据翻转错误的检测与容错方法。

背景技术

单粒子翻转(SEU)是在空间应用环境下，由于单粒子入射导致集成电路中存储单元发生数据翻转错误的事件，是空间环境下电子系统发生故障和工作异常的重要诱因之一。以往SEU主要表现为单个存储单元的单位数据翻转故障，但是在集成电路采用纳米工艺后，随着半导体器件特征尺寸的减小、工作频率的上升和节点工作电压的降低，在高速缓存(Cache)等规整的存储部件中，SEU引发多位翻转(MBU)的概率大大提高，会导致最多8位随机数据翻转错误，对空间应用的电子系统产生更大的危害。

作为现代微处理器中的一个重要组成部分，Cache完成程序代码与数据的缓冲，向流水线提供指令代码与数据。如果Cache中的存储单元发生数据错误，就会直接导致微处理器执行错误的指令，或对错误的数据进行运算，进而产生错误的执行结果。因此，对于空间应用的高可靠微处理器而言，进行Cache系统的容错设计具有重要的意义。

现行的通用微处理器(如alpha21264、Itanium、Powerpc-a10等)主要采用奇偶校验和ECC(Error Correcting Codes，错误纠正码)校验码实现Cache的错误保护，它的局限性是只能纠正单比特错误和检测双比特错误。Chishti等人基于缓存行粒度提出的MS-ECC方案，面积和性能开销很大。Kim等人提出的的二维校验码可以纠正多位错误，但它对于分散的随机错误效率较低。Intel在2011年提出VS-ECC方案，针对不同的Cache块使用纠错能力不同的算法，降低了算法带来的面积和性能开销，但在容错能力方面仍有待提升。基于分组奇偶校验的数据重载策略目前被用于多种空间微处理器，用于对Cache的数据错误进行容错，但是该方法只能解决组内1位错误问题，无法应对单粒子诱发的多位随机错误。总之，现有的技术方案对于MBU引发的2-4位随机错误缺乏行之有效的容错方案。

发明内容

本发明的目的在于设计一种嵌入式微处理器抗单粒子翻转效应的高速缓存多位数据翻转故障的检测及容错装置与方法，能够对SEU导致的多位随机数据翻转错误进行检测与容错。

一种嵌入式微处理器高速缓存多位数据翻转错误的检测及容错装置，其特征在于：包括标记BCH编码器、Cache标记存储器、标记BCH校验器、数据BCH编码器、Cache数据存储器、数据BCH校验器、Cache控制器和命中控制器；所述标记BCH编码器在进行Cache写访问时，对写入的Cache标记进行BCH编码，生成校验码，与Cache标记一起存入Cache标记存储器；所述Cache标记存储器用于存储Cache标记字和标记字的BCH校验码，所述Cache标记字包括Cache标记和行有效标志两部分；所述标记BCH校验器在进行Cache访问时，对Cache标记存储器输出的Cache标记及校验码进行BCH校验，生成校验错误标志，供命中控制器决定是否命中；所述数据BCH编码器在进行Cache写访问时，对输入数据进行BCH编码，生成校验码，与输入数据一起存入Cache数据存储器；所述Cache数据存储器用于存储Cache数据字和数据字的BCH校验码；所述数据BCH校验器在进行Cache读访问时，对Cache数据存储器输出的Cache数据及校验码进行BCH校验，生成校验错误标志，供命中控制器决定是否命中；所述Cache控制器根据输入的存储器地址对Cache标记存储器、Cache数据存储器的读写进行控制，根据输入的存储器地址与Cache标记判断Cache是否命中，输出命中标志，选择Cache数据输出；所述命中控制器根据Cache控制器的命中标志、标记BCH校验器的校验错误标志与数据BCH校验器的校验错误标志决定是否产生有效的Cache命中标志，在命中有效时将Cache控制器选择的Cache数据输出给处理器内核。

一种嵌入式微处理器高速缓存多位数据翻转错误的检测及容错方法，其特征在于：所述嵌入式微处理器高速缓存多位数据翻转错误的检测及容错装置包括标记BCH编码器、Cache标记存储器、标记BCH校验器、数据BCH编码器、Cache数据存储器、数据BCH校验器、Cache控制器和命中控制器；所述嵌入式微处理器高速缓存多位数据翻转错误的检测及容错装置采用如下步骤与方法对Cache中的数据错误进行检测与处理：

(1)初始复位时，将Cache标记存储器中所有Cache标记均写入全0，所有行有效标志均置为无效，所有Cache标记字的BCH校验码均设置为有效的BCH校验码；

(2)处理器进行存储器读或写访问时，Cache控制器根据存储器地址从Cache标记存储器中读出Cache标记、行有效标志及BCH校验码，送标记BCH校验器进行BCH校验，如果BCH校验错误，强制命中控制器产生Cache不命中指示，由Cache控制器通过标记BCH编码器将Cache标记存储器中相应位置的Cache标记写入全0，行有效标志置为无效状态，并写入相应的BCH校验码，作废当前的Cache行，以后按照所使用的Cache管理策略重新装入该Cache行；如果Cache标记的BCH校验正确，分两种情况：处理器访问类型为存储器写访问时，转步骤(3)，处理器访问类型为存储器读访问时，转步骤(4)；

(3)按照所使用的Cache管理策略，根据步骤(2)读出的Cache标记、行有效标志及存储器地址判断Cache是否命中，如果命中，将处理器送来的数据经数据BCH编码器形成BCH校验码后，和数据一起写入Cache数据存储器的相应位置，结束对Cache的操作；如果不命中，直接结束对Cache的操作；

(4)Cache控制器按照所使用的Cache管理策略，根据步骤(2)读出的Cache标记、行有效标志及存储器地址判断Cache是否命中，如果不命中转步骤(5)；如果命中，存储器地址从Cache数据存储器中读出Cache数据和BCH校验码，送数据BCH校验器进行BCH校验，如果校验正确，根据Cache管理策略，由命中控制器输出命中信号，选择正确的Cache数据送给处理器内核，结束对Cache的操作；如果BCH校验不正确，强制命中控制器产生Cache不命中，由Cache控制器通过标记BCH编码器将Cache标记存储器中相应位置的Cache标记写入全0，行有效标志置为无效状态，并写入相应的BCH校验码，作废当前的Cache行，以后按照所使用的Cache管理策略重新装入该Cache行，转步骤(5)；

(5)在读不命中时，Cache根据处理器内核送来的存储器地址，从主存储器中读取与Cache行大小相同数量的数据字，按照所使用的Cache管理策略，将数据字依次送数据BCH编码器生成数据字的BCH校验码，将数据字及生成的校验码一起写入Cache数据存储器的相应位置，然后由存储器地址生成Cache标记，将Cache标记及Cache行有效标志一起送标记BCH编码器生成标记字的BCH校验码，将Cache标记、Cache行有效标志及生成的BCH校验码一起写入Cache标记存储器相应位置，完成Cache行的更新。

本发明实现的嵌入式微处理器高速缓存多位数据翻转错误的检测及容错装置与方法，在嵌入式微处理器中能够检测Cache的标记存储器和数据存储器由于SEU引发的多位错误，并进行容错，可以提高微处理器在空间等恶劣环境下应用的可靠性。

附图说明

图1是根据本发明的高速缓存多位数据翻转错误的检测及容错装置结构图；

图2是根据本发明的高速缓存多位数据翻转错误的检测及容错装置进行命中判断的工作流程图。

具体实施方式

本实施例结合一种SPARC V8体系结构的嵌入式微处理器对本发明的具体实施方式进行说明。该SPARC V8体系结构的嵌入式微处理器，采用32位RISC架构，指令Cache和数据Cache均采用直接映像方式，容量都为2K字节，Cache行大小是4个字，字宽32位。不考虑检测及容错措施时，Cache的标记存储器容量为128字，字宽度25位，其中地址标记21位，行有效标记4位，分别表示行内每一个字是否有效。

一般情况下Cache主要包含三部分：Cache控制器、Cache标记存储器和Cache数据存储器，受SEU影响导致数据错误的部分主要是标记存储器和数据存储器。标记存储器中出现数据错误时，会导致Cache误命中或误失效，误命中会导致Cache将错误的数据或指令提供给处理器内核，从而导致错误的执行结果；误失效一般情况下只有是影响Cache命中率，导致Cache访问性能降低，不会导致错误的结果。Cache数据存储器中出现错误时，就会在命中时向处理器内核提供错误的数据或指令代码，导致错误的执行结果。

针对空间等环境下高可靠应用的需要，可以采用BCH编码方式对Cache数据存储器和Cache标记存储器进行保护。BCH(Bose-Chaudhuri-Hocquenheim)编码是一种定义在有限域GF(q)上线性循环分组码，能够对数据分组中的多个错误进行纠正。二进制BCH码是一种定义在有限域GF(2)上的BCH码，能检测并纠正数据分组中的多位随机错误的差错控制码，具有纠错能力强、构造方便、编码简单等优点，在通信领域(如数字广播、3G网络、光通信等)得到了广泛的应用。

本实施例采用二进制BCH码，对Cache数据存储器的32位数据和Cache标记存储器的25位数据进行4位错误检测。确定BCH编码码长n＝63，选择本原多项式p(x)＝x⁶+x+1，校验位个数n-k＝24，最大信息位长度k＝39，最小码距d_min＝9。进而确定生成多项式如下：

g(x)＝1+x+x²+x⁴+x⁵+x⁶+x⁸+x⁹+x¹⁰+x¹³+x¹⁶+x¹⁷+x¹⁹+x²⁰+x²²+x²³+x²⁴可以得到[63，39]BCH码的生成矩阵G_39×63如下：

$G=\left[\begin{array}{ccccccccc}{g}_{n-k}& g_{n-k-1}& ...\…& g_1& g_0& 0& 0& ...\…& 0\\ 0& g_{n-k}& ...\…& g_2& g_1& g_0& 0& ...\…& 0\\ .& .& & .& .& .& .& .& .\\ .& .& ...\…& .& .& .& .& .& .\\ .& .& & .& .& .& .& .& .\\ 0& 0& ...\…& g_{n-k}& g_{n-k-1}& ...\…& g_2& g_1& g_0\end{array}\right]$

由于Cache数据存储器和Cache标记存储器的数据位宽分别是32位和25位，对[63，39]BCH码进行缩短，便可得到缩短后的生成矩阵G_32×56和G_25×49。设m为欲编码的32位或25位数据，码字C＝m·G即为相应的BCH编码，其中校验位宽度为24位。

根据生成矩阵G不难得到Cache数据存储器和Cache标记存储器的BCH校验矩阵H_24×56和H_24×49，将从Cache数据存储器或Cache标记存储器读出的56位或49位包括检验码的数据记为R，计算伴随式S＝R·H^T，若S为全零向量，说明R没有错误，否则说明R发生了1～4位错误。

基于上述基本原理与设置，本发明的多位数据翻转错误的检测及容错装置的一种具体实施方式如下：

在SPARC V8体系结构的嵌入式微处理器中，将高速缓存设置为如图1所示的多位数据翻转错误的检测及容错装置，包括标记BCH编码器、标记BCH校验器、数据BCH编码器、数据BCH校验器、Cache控制器、Cache标记存储器、Cache数据存储器和命中控制器。

Cache控制器将输入的存储器地址(32位)划分为地址标记(高21位)、Cache索引(7位)和行内地址(低4位)，使用Cache索引和行内地址对Cache标记存储器、Cache数据存储器的读写进行控制，使用地址标记与Cache标记相比较，判断Cache是否命中，输出命中标志，选择Cache数据输出。

标记BCH编码器在进行Cache写访问时，使用生成矩阵G_25×49，对写入的Cache标记进行BCH编码，生成24位校验码，与Cache标记一起存入Cache标记存储器。

Cache标记存储器为128字×49位的存储器，用于存储Cache标记字(25位)和标记字的BCH校验码(24位)，Cache标记字共包括Cache标记(21位)和行有效标志(4位)两部分。

标记BCH校验器在进行Cache访问时，使用校验矩阵H_24×49，对Cache标记存储器输出的Cache标记及校验码进行BCH校验，生成校验错误标志，供命中控制器决定是否命中。

数据BCH编码器在进行Cache写访问时，使用生成矩阵G_32×56，对输入数据进行BCH编码，生成24位校验码，与输入数据一起存入Cache数据存储器。

Cache数据存储器为512字×56位的存储器，用于存储Cache数据字(32位)和数据字的BCH校验码(24位)。

数据BCH校验器在进行Cache读访问时，使用校验矩阵H_32×56，对Cache数据存储器输出的Cache数据及校验码进行BCH校验，生成校验错误标志，供命中控制器决定是否命中。

命中控制器根据Cache控制器的命中标志、标记BCH校验器的校验错误标志与数据BCH校验器的校验错误标志决定是否产生有效的Cache命中标志，在命中有效时将Cache控制器选择的Cache数据输出给处理器内核。图2给出了Cache控制器及命中控制器共同进行命中判断的工作流程。

所述SPARC V8体系结构的嵌入式微处理器中多位数据翻转错误的检测及容错装置采用如下步骤与方法对Cache中的数据错误进行检测与处理：

(1)初始复位时，由Cache控制器通过标记BCH编码器，将Cache标记存储器中所有Cache标记均写入全0，所有行有效标志均置为无效，所有Cache标记字的BCH校验码均设置为有效的BCH校验码。

(2)处理器内核进行存储器读或写访问时，Cache控制器将输入的存储器地址(32位)划分为地址标记(高21位)、Cache索引(7位)和行内地址(低4位)，使用Cache索引从Cache标记存储器中读出Cache标记、行有效标志及BCH校验码共49位，送标记BCH校验器进行BCH校验。如果BCH校验错误，强制命中控制器产生Cache不命中指示，由Cache控制器通过标记BCH编码器将Cache标记存储器中相应位置的Cache标记写入全0，行有效标志置为无效状态，并写入相应的BCH校验码，作废当前的Cache行，以后按照所使用的Cache管理策略重新装入该Cache行；如果Cache标记的BCH校验正确，分两种情况：处理器内核的访问类型为存储器写访问时，转步骤(3)，处理器访问类型为存储器读访问时，转步骤(4)；

(3)由于采用直接映像的Cache映像规则，如果步骤(2)读出的Cache标记与存储器地址中的地址标记(高21位)相等，且行内地址对应的行有效标志为有效状态，则认为Cache命中，将处理器送来的数据，经数据BCH编码器形成BCH校验码后，和数据一起写入Cache数据存储器中由存储器地址低11位(包括Cache索引和行内地址)指明的位置，结束对Cache的操作；否则认为Cache不命中，直接结束对Cache的操作。

(4)由于采用直接映像的Cache映像规则，如果步骤(2)读出的Cache标记与存储器地址中的地址标记(高21位)不相等，或行内地址对应的行有效标志为无效状态，则Cache控制器认为Cache不命中，转步骤(5)；否则，认为Cache命中，利用存储器地址低11位(包括Cache索引和行内地址)从Cache数据存储器中读出32位Cache数据和24位BCH校验码，送数据BCH校验器进行BCH校验，此时，如果校验正确，由命中控制器输出命中信号，将Cache数据送给处理器内核，结束对Cache的操作；如果BCH校验不正确，强制命中控制器产生Cache不命中指示，由Cache控制器以存储器地址中的Cache索引作为地址，通过标记BCH编码器将Cache标记存储器中相应位置的Cache标记写入全0，行有效标志置为无效状态，并写入相应的BCH校验码，作废当前的Cache行，以后按照所使用的Cache管理策略重新装入该Cache行，转步骤(5)；

(5)在读不命中时，Cache根据处理器内核送来的存储器地址，从主存储器中读取4个数据字(字数量与Cache行大小相同)，将数据字依次送数据BCH编码器生成数据字的BCH校验码，将数据字及生成的校验码一起写入Cache数据存储器的相应行中，然后根据存储器地址生成的Cache标记，将Cache标记及Cache行有效标志一起送标记BCH编码器生成标记字的BCH校验码，将Cache标记、Cache行有效标志及生成的BCH校验码一起写入Cache标记存储器中由Cache索引(存储器地址位10～4)指明的位置，完成Cache行的更新。

由于采用了前述[63，39]BCH码生成多项式，本实施例能够对Cache数据存储器和Cache标记存储器中的最多任意4位错误进行容错。

所述的Cache管理策略在具体实施时具有如下限制：(1)映像规则只能选择直接映像、两路组相联或四路组相联，(2)不支持按写分配。

本发明实现的嵌入式微处理器高速缓存多位数据翻转错误的检测及容错装置与方法，利用BCH编码与Cache数据重装方法，解决了嵌入式微处理器高速缓存中多位随机数据错误的检测与容错问题，可以提高嵌入式微处理器在空间环境下工作的可靠性。

在不脱离本发明精神的范围内，本发明可以具有多种变形，如：Cache容量变化、映像规则的选择等，均可在不同的实施中改变。这些变形也包含在本发明所要求保护的范围之内。

Claims (4)

1.一种嵌入式微处理器高速缓存多位数据翻转错误的检测及容错装置，其特征在于：包括标记BCH编码器、Cache标记存储器、标记BCH校验器、数据BCH编码器、Cache数据存储器、数据BCH校验器、Cache控制器和命中控制器；所述标记BCH编码器在进行Cache写访问时，对写入的Cache标记进行BCH编码，生成校验码，与Cache标记一起存入Cache标记存储器；所述Cache标记存储器用于存储Cache标记字和标记字的BCH校验码，所述Cache标记字包括Cache标记和行有效标志两部分；所述标记BCH校验器在进行Cache访问时，对Cache标记存储器输出的Cache标记及校验码进行BCH校验，生成校验错误标志，供命中控制器决定是否命中；所述数据BCH编码器在进行Cache写访问时，对输入数据进行BCH编码，生成校验码，与输入数据一起存入Cache数据存储器；所述Cache数据存储器用于存储Cache数据字和数据字的BCH校验码；所述数据BCH校验器在进行Cache读访问时，对Cache数据存储器输出的Cache数据及校验码进行BCH校验，生成校验错误标志，供命中控制器决定是否命中；所述Cache控制器根据输入的存储器地址对Cache标记存储器、Cache数据存储器的读写进行控制，根据输入的存储器地址与Cache标记判断Cache是否命中，输出命中标志，选择Cache数据输出；所述命中控制器根据Cache控制器的命中标志、标记BCH校验器的校验错误标志与数据BCH校验器的校验错误标志决定是否产生有效的Cache命中标志，在命中有效时将Cache控制器选择的Cache数据输出给处理器内核。

2.一种嵌入式微处理器高速缓存多位数据翻转错误的检测及容错方法，其特征在于：所述嵌入式微处理器高速缓存多位数据翻转错误的检测及容错装置包括标记BCH编码器、标记BCH校验器、数据BCH编码器、数据BCH校验器、Cache控制器、Cache标记存储器、Cache数据存储器和命中控制器；所述嵌入式微处理器高速缓存多位数据翻转错误的检测及容错装置采用如下步骤与方法对Cache中的数据错误进行检测与处理：

(1)初始复位时，将Cache标记存储器中所有Cache标记均写入全0，所有行有效标志均置为无效，所有Cache标记字的BCH校验码均设置为有效的BCH校验码；

(2)处理器进行存储器读或写访问时，Cache控制器根据存储器地址从Cache标记存储器中读出Cache标记、行有效标志及BCH校验码，送标记BCH校验器进行BCH校验，如果BCH校验错误，强制命中控制器产生Cache不命中指示，由Cache控制器通过标记BCH编码器将Cache标记存储器中相应位置的Cache标记写入全0，行有效标志置为无效状态，并写入相应的BCH校验码，作废当前的Cache行，以后按照所使用的Cache管理策略重新装入该Cache行；如果Cache标记的BCH校验正确，分两种情况：处理器访问类型为存储器写访问时，转步骤(3)，处理器访问类型为存储器读访问时，转步骤(4)；

(3)按照所使用的Cache管理策略，根据步骤(2)读出的Cache标记、行有效标志及存储器地址判断Cache是否命中，如果命中，将处理器送来的数据经数据BCH编码器形成BCH校验码后，和数据一起写入Cache数据存储器的相应位置，结束对Cache的操作；如果不命中，直接结束对Cache的操作；

(4)Cache控制器按照所使用的Cache管理策略，根据步骤(2)读出的Cache标记、行有效标志及存储器地址判断Cache是否命中，如果不命中转步骤(5)；如果命中，根据存储器地址从Cache数据存储器中读出Cache数据和BCH校验码，送数据BCH校验器进行BCH校验，如果校验正确，根据Cache管理策略，由命中控制器输出命中信号，选择正确的Cache数据送给处理器内核，结束对Cache的操作；如果BCH校验不正确，强制命中控制器产生Cache不命中，由Cache控制器通过标记BCH编码器将Cache标记存储器中相应位置的Cache标记写入全0，行有效标志置为无效状态，并写入相应的BCH校验码，作废当前的Cache行，以后按照所使用的Cache管理策略重新装入该Cache行，转步骤(5)；

(5)在读不命中时，Cache根据处理器内核送来的存储器地址，从主存储器中读取与Cache行大小相同数量的数据字，按照所使用的Cache管理策略，将数据字依次送数据BCH编码器生成数据字的BCH校验码，将数据字及生成的校验码一起写入Cache数据存储器的相应位置，然后由存储器地址生成Cache标记，将Cache标记及Cache行有效标志一起送标记BCH编码器生成标记字的BCH校验码，将Cache标记、Cache行有效标志及生成的BCH校验码一起写入Cache标记存储器相应位置，完成Cache行的更新。

3.根据权利要求2所述的嵌入式微处理器高速缓存多位数据翻转错误的检测及容错方法，其特征在于：所述Cache管理策略、映像规则选择直接映像、两路组相联或四路组相联，不支持按写分配。

4.根据权利要求3所述的嵌入式微处理器高速缓存多位数据翻转错误的检测及容错方法，其特征在于：能够检测及容错的数据错误位数由所选择的BCH编码方式决定。