CN1049922A

CN1049922A - 一种冗余码高速阵列除法器

Info

Publication number: CN1049922A
Application number: CN 89106625
Authority: CN
Inventors: 任红戈; 茅榆海
Original assignee: Tsinghua University
Current assignee: Tsinghua University
Priority date: 1989-09-02
Filing date: 1989-09-02
Publication date: 1991-03-13

Abstract

本发明涉及到一种冗余码高速阵列除法器，适用于计算机高速计算及高速实时信号处理等技术领域，由于采用了二级运算构成的冗余码与二进制混合使用的冗余码加法单元组成除法阵列并采用二选一的选择器构成将冗余码的商直接转换成二进制形式的阵列转换电路，使本发明具有速度高、电路简单、便于集成等优点。

Description

本发明涉及到一种冗余码高速阵列除法器，适用于计算机高速运算及高速实时信号处理等技术领域。

在用计算机从事科学计算及日益推广的数字信号处理等技术领域中，除法运算被大量地应用于解决各种实际问题，因此，几乎所有的计算机、单片机都为用户提供了除法功能或特殊设计指令，这些除法功能和指令使用户可以方便地进行除法运算。一般计算机、单片机的除法功能是由软件编程来实现的。然而在高速计算、高速实时信号处理等应用领域，这种用软件实现除法功能的办法就难以满足速度的要求，为此，研制高速除法器已为本领域的科技人员所关注。目前阵列除法器是高速除法器中的一种，由于其电路采用阵列处理，避免了多周期迭代，使其速度有所提高，但这种阵列除法器仍有不足之处：由于阵列除法器通常是采用恢复余数算法或不恢复余数算法设计的阵列形式，在电路实现中均采用一般加法单元组成阵列，这使得每一次减法运算都包含一个长度为N（N为除数位数宽度，为方便其见，设被除数、除数及商的位数宽度均为N）的进位链的形成过程，所以其运算时间（在产生N位商时）正比于N，使除法器速度仍不能满足实际应用的需要。附图1给出的是一种以不恢复余数算法设计的除法阵列，它由普通的二进制加法单元1-1构成，R₀R₁R₂……R_n为被除数，D₀D₁D₂……D_n为除数，Q₀Q₁Q₂……Q_n为商。每个加法单元均含有一个二进制全加器和一个异或门（“计算机数学-原理、结构与设计”第267至270页，黄凯著，1979年出版（Kai Huang“Computer Arithmetic-Principles，Architecture and Design”John Wiley & Son，1979，P267～270））。若以冗余码加法单元代替普通加法单元并采用SRT算法就可消除进位链带来的延迟，这是因为冗余码加法器的通常算法是将二个采用冗余码表示的数相加而得到一个冗余码的和。

如：A＝a₀a₁……a_n，B＝b₀b₁……b_n

A、B均由冗余码表示，即a_jb_j∈｛-1，0，1｝

当计算S＝A+B时，计算需分三步进行：

（1）S¹ _j+2C¹ _j＝a_j+b_jS¹ _j∈｛0，-1，-2｝ C¹ _j∈｛0，1｝

（2）S² _j+2C² _j＝S¹ _j+C¹ _j+1S² _j∈｛0，1｝ C² _j∈｛0，-1｝

（3）S³ _j＝S² _j+C² _j+1S³ _j∈｛-1，0，1｝

由上述三步计算可知，每一位“和”仅由三位输入决定（S_j由a_j、b_j;a_j+1、b_j+1;a_j+2、b_j+2决定），即进位链长度为2，与A、B的位数N无关，这时的输出延迟对于各位来说都是一样的，不存在从低位一直延伸至最高位的串行进位链，其电路构成如附图2所示（美国电气电子工程师协会出版的《计算机设计与超大规模集成电路会议录》1987年刊载的“采用冗余码的高速乘法器”第414至417页，作者欧默·卡尔（Omer Kal“High Speed Multiplier Design Using Redundant Signed Digit Number”IEEE Conference on Computer Design：In VLSI，1987 P414-417））。但是，采用冗余码加法器，使商成为以冗余码表示的数，最后需用一个N位加法器将冗余码表示的商转换为普通二进制数，即由｛1，0，-1｝表示的商转换为｛0，1｝表示。因此使除法器又需增加一个N位加法器的延迟，使除法器的速度受到影响。

本发明的目的是针对现有阵列除法器存在之不足，设计一种新型除法器，消除进位链带来的延迟，提高运算速度。

本发明的技术要点是：在电路上采用式为：

（1）S¹ _j+2C¹ _j＝r_i-1，j+d_jr_i-1，j∈｛-1，0，1｝ d_j∈｛0，1｝

S¹ _j∈｛0，-1｝ c¹ _j∈｛0，1｝

（2）r_i，j＝s¹ _j+c¹ _j+1r_i，j∈｛-1，0，1｝

（其中 D＝d₀d₁……d_N为除数

R_i-1＝r_i-1，0r_i-1，1…r_i-1，N为i-1级余数输出

R_i＝r_i，0r_i，1…r_i，N为i级余数输出）的二级运算构成冗余码与二进制混合使用的冗余码加法单元组成N行N列除法阵列，每一行冗余码加法器的输出端均接有一个商选择器，商选择器的输出端接有将冗余码表示的商直接转换成二进制的商的阵列转换电路，阵列转换电路是由二选一的转换单元组成的;在算法上采用基-2SRT算法，商选择器以冗余码加法器运算所得的余数的最高三位有效位为电路输入，逻辑判断后产生一位冗余码表示的予测商，一路送下一级冗余码加法器，使其完成一次以上一级余数和除数为操作数的加法（或减法）运算并得出余数，另一路送相应排转换电路最低位的输入端和其它各位的控制端，使最低位转换单元完成对予测商的转换，使其它各位转换单元进行一次对上一排转换单元输出的调整，将冗余码表示的商转换成二进制表示的商，第一行冗余码加法器输入的除数、被除数均为二进制，在算法上强令最高位予测商为1。

下面结合附图对本发明进行详细描述：本发明由冗余码与二进制混合使用的冗余码加法单元3-11、3-12、商选择器3-21、二选一的转换单元3-31、3-32组成的阵列转换电路构成，如附图3所示。D₀D₁…D_N为除数，R₀R₁…R_N为被除数，Q₀Q₁……Q_N为商，除数、被除数及商均以二进制表示。本发明在算法上采用基-2SRT算法。

3-12是采用式为

s¹ _j∈｛0，-1｝ c¹ _j∈{0，1}

（2）r_i，j＝s¹ _j+c¹ _j+1r_i，j∈{-1，0，1}

（其中：

D＝d₀d₁…d_N为除数

R_i-1＝r_i-1，0r_i-1，1…r_i+1，N为i-1级余数输出

R_i＝r_i，0r_i，1…r_i，N为i级余数输出）

的二级运算构成的冗余码与二进制混合使用的冗余码加法单元，用它组成除法阵列。由上式可见，电路仅需二级，进位链长度仅为1，与除数和被除数的位数N无关，因此，以它构成的除法阵列与普通的加法单元构成的除法阵列相比，消除了由进位链带来的延迟，使运算速度大大提高;与普通冗余码加法单元构成的除法阵列相比，省掉了一个N位加法器，不仅速度加快，而且节省三分之一的器件，引线也大为减少，这在VLSI实现中有很大意义。

3-11是除法阵列第一行单元电路，由于输入的被除数R₀R₁…R_N和除数D₀D₁…D_N均为二进制数据，其输出的余数是冗余码，所以这一级电路可简化为简单的门电路。如果进一步对冗余码编码进行调整，这一级电路可以省掉，使被除数与除数直接连至下一级。

3-21商选择器。

由于SRT除法中商q_i有三种｛1，0，-1｝可能的取值，也就有三种可能出现的余数Ri：

对应三种余数的取值，商q的取值分别是：

由上式可见，商的选择是由上一级的余数Ri与除数D共同决定的，这使求商的时间远远大于冗余码加法运算所用的时间，在电路实现上也比较复杂，为提高速度和简化电路，本发明采用下列公式来确定商q

其中r_i，0r_i，1r_i，2为上一级余数的最高三位，使商选择器简化成不超过二级门电路，由上式还可看出商q_i+1决定后，才能进行减法以求出本级余数R_i+1，故本发明说明书中称此商为予测商。

3-31、3-32转换单元组成的阵列转换电路是针对SRT除法需引入加法器而带来的附加延迟问题，提供的一种将冗余码的商直接转换为二进制形式的阵列转换电路。

设Q_N＝q₀q₁…q为冗余码的商，在计算中商是由高位产生，即由最高位q₀至最低位q_N依次得出，

令Q_i＝q₀q₁…q_N为冗余码形式的商

Q¹ _i＝q¹ ₀q¹ ₁…q¹ _N为转换后的二进制表示的商。

i＝0，1，2……N

在归一化小数除法中

q₀＝1

所以

Q¹ ₀＝1

当q_i求出后，由Q¹ _i＝Q¹ _i-1+q_i·2^-i

得：

q_i＝1时 Q¹ _i＝Q¹ _i-1+2^-i

q_i＝0时 Q¹ _i＝Q¹ _i-1

q_i＝-1时 Q¹ _i＝Q¹ _i-1-2^-i

由上述转换可见，如出现q_i＝-1时，就可能会有-2^-i，即可能出现进位，这是SRT除法中必须引入加法器的原因所在，而在q_i＝1或q_i＝0时，就不会出现进位，本发明利用这一特点，引入一辅助商Q²，

令：Q² _i＝Q¹ _i-1-2^-i

Q² ₀＝0

经公式转换，可得到Q¹与Q²的迭代关系：

由此可见-2^-i被消除了，商Q_i随着每一位q_i的产生均可直接由Q¹ _i-1Q² _i-1转换得到二进制对应的结果，当q_N产生后Q¹ _N即为转换结果，同时可见，高位商不必由低位向上逐位计算，而是随每一位商的产生，对高位商进行选择调整，电路实现仅是二选一的选择器。

本发明的优点是：1.采用了二级运算构成的冗余码与二进制混合使用的冗余码加法单元组成的除法阵列，消除了进位链带来的延迟，提高了运算速度，并节省了1/3器件，引线大大减少，易于集成，降低了成本;2.采用不超过二级的门电路构成商选择器，简化了电路，提高了运算速度;3.采用二选一的选择器构成将冗余码表示的商直接转换成二进制表示的商的阵列转换电路，消除了SRT除法由加法器引入的附加延迟，提高运算速度。

实施例：

附图4是一个4位（N＝4）的归一化小数除法器，它由冗余码与二进制混合使用的冗余码加法单元4-11、4-12组成的除法阵列、3个商选择器4-21、转换单元4-31、4-32组成的阵列转换电路构成。在电路中，冗余码余数的表示方法采用每位冗余码用2条数据线表示，“01”表示+1，“10”表示-1，00表示0，“11”表示任意项，除数则采用补码表示（当然也可表示为符号+绝对值形式），R₀R₁…R₆为被除数，D₀D₁…D₃为除数，Q₀Q₁…Q₃为商。被除数、除数及商均为二进制表示形式。

4个冗余码与二进制混合使用的冗余码加法单元4-11组成除法阵列的第一行，其输入的被除数、除数均为普通二进制数，其输出为冗余码表示的余数。电路如附图5所示，r为被除数，d为除数，r₁r₂为冗余码表示的余数。12个冗余码与二进制混合使用的冗余码加法单元4-12组成除法阵列的第二、三、四行，其电路如附图6所示。P、n为上一级余数高三位经商选择器形成的予测商，d为除数，a₁a₂为上一级产生的余数，r₁r₂为本级运算所得余数，Ci为进位输入，Co为进位输出。由电路可知Co不由Ci决定，不存在串行进位链。本电路采用回复余数形式。

3个商选择器4-21分别接在除法阵第一行至第三行的冗余码加法器的输出端，其电路为附图7所示的一级与或门构成，输入信号为冗余码加法器输出余数的高三位ah、am、al，其中ah₁、ah₂为最高位，am₁、am₂为次高位，al₁、al₂、为第三位，其输出为所形成的予测商P和n，P＝1表示商为+1，n＝1则表示商为-1。

P＝ ah₁am₂ al₁+ah₂( am₁+ al₁)

n＝ ah₂am₁ al₂+ah₁( am₂+ al₂)

予测商p、n一路送下一级冗余码加法器使其完成一次以上一级余数和除数为操作数的加法（或减法）运算并得出余数，另一路送阵列转换电路进行调整，使冗余码表示的商转换成二进制表示的商。

二选一的转换单元4-31、4-32构成阵列转换电路，阵列转换电路的第一排仅含一个转换单元，而后三排自上而下每排包含的转换单元个数依次加一，每排各转换单元的输出分别接下一排各转换单元的输入，第一排转换单元的输入强令为1，其后各排最低位转换单元的输入接相应商选择器的输出，而其它各位转换单元的控制端接商选择器的输出。每排转换电路的最低位转换单元4-31电路如附图8所示。最低位转换单元的输入信号为商选择器输出的予测商p、n，输出信号为a₀、a^′ ₀（a₀对应商，a^′ ₀对应商减去2^-i）。每排转换电路的其它位的转换单元4-32如附图9所示。a_i、a^′ _i为上一级转换结果，其中a_i对应商，a^′ _i对应商减去2^-i（i为第几级的级号），p、n为商选择器输出的予测商，ao，ao′为本级转换输出。对于第一排转换电路只包含一个如附图8所示的转换单元电路，其输入强令为1。

附图说明：

附图1 不恢复余数算法的除法阵列电路框图

1-1 二进制加法单元

R₀R₁…R_N被除数

D₀D₁…D_N除数

Q₀Q₁…Q_N商

附图2 普通冗余码加法阵列框图

2-1 冗余码加法单元

a_j、b_j冗余码表示的数

s_j冗余码表示的和

c_j进位

附图3 本发明电路框图

3-11、3-12 冗余码与二进制混合使用的冗余码加法单元

3-21 商选择器

3-31、3-32 转换单元

R₀R₁…H_N被除数

D₀D₁…D_N除数

Q₀Q₁…Q_N商

附图4 4位的归一化小数除法器电路框图

4-11、4-12 冗余码与二进制混合使用的冗余码加法单元

4-21 商选择器

4-32、4-32 转换单元

R₀R₁…R₆被除数

D₀D₁D₂D₃除数

Q₀Q₁Q₂Q₃商

ah、am、al 冗余码加法器输出最高三位

P、n 予测商

附图5 冗余码与二进制混合使用的冗余码加法单元电路（4-11）

r 被除数

d 除数

r₁r₂余数

附图6 冗余码与二进制混合使用的冗余码加法单元电路（4-12）

P、n 予测商

d 除数

a₁a₂上一级产生的余数

r₁r₂本级运算所得余数

C_i进位输入

C_o进位输出

附图7 商选择器电路图

ah₁、ah₂余数最高位

am₁、am₂余数次高位

al₁、al₂余数第三位

P、n 予测商

附图8 转换单元电路（4-31）

P、n 予测商

a₀、a₀输出信号

附图9 转换单元电路（4-32）

a_i、a^′ _i上一级转换结果

P、n 予测商

a₀、a^′ ₀本级转换结果

Claims

1、一种冗余码高速阵列除法器，其特征是在电路上采用式为：

(1)S¹ _j+2C¹ _j=r_i-1,j+d； r_j-1,j∈{-1，0，1} d_j∈{0，1}

S¹ _j∈{0，-1} c¹ _j∈{0，1｝

(2)r_i,j=s¹ _j+c¹ _j+1r_i,j∈{-1，0，1}

(其中D₁=d₀d₁……d_N为除数

R_i-1=r_i-1,Or_i-1,1…r_i-1,N为i-1级余数输出

R_i=_i,Or_i,1…r_i,N为i级余数输出)

的二级运算构成的冗余码与二进制混合使用的冗余码加法单元组成N行N列除法阵列，每一行冗余码加法器的输出端均接有一个商选择器，商选择器的输出端接有将冗余码表示的商直接转换成二进制商的阵列转换电路；阵列转换电路是二选一的转换单元组成；在算法上采用基-2SRT算法，商选择器以冗余码加法器运算所得余数的最高三位有效位为电路输入，逻辑判断后产生一位冗余码表示的予测商，一路送下一级冗余码加法器，使其完成一次以上一级余数和除数为操作数的加法(或减法)运算并得出余数，另一路送相应排的转换电路最低位输入端和其它各位的控制端，使最低位转换单元完成对予测商的转换，使其它各位进行一次对上一排转换单元输出的调整，将冗余码表示的商转换成二进制表示的商，第一行冗余码加法器输入的被除数、除数均为二进制，在算法上强令最高位予测商为1。

2、按照权利要求1所说的冗余码高速阵列除法器，其特征在于所说的商选择器可按布尔式

P＝ ah₁am₂ al₁+ah₂( am₁+ al₁)

n＝ ah₂am₁ al₂+ah₁( am₂+ al₂)

构成的一级与或门电路，输入信号ah₁，ah₂是冗余码加法器输出余数的最高位，am₁，am₂是次高位，al₁、al₂是第三位，其输出P、n为予测商。

3、按照权利要求1和2所说的冗余码高速阵列除法器，其特征在于所说的阵列转换电路的第一排仅含一个转换单元，而后自上而下每排包含的转换单元个数依次加一，每排各转换单元的输出分别接下一排各转换单元的输入，第一排转换单元的输入强令为1，其后各排最低位转换单元的输入接相应商选择器的输出，而其它各位的转换单元的控制端接商选择器的输出。